层与选择栅极层之间的差异为在选择栅极层中缺少电荷捕获层297。在制造期间，一个选择是在选择栅极层中不沉积电荷捕获层297。另一选择是最初在字线层和选择栅极层二者中沉积电荷捕获层297，但是选择性地从选择栅极层移除电荷捕获层297。因为缺少电荷捕获层297，所以选择栅极层中的隧道氧化物层298可以比存储单元层中的隧道氧化物层更厚。
[0141]在一个实施方式中，字线层为P+。从而，存储单元的栅极可以为P+。在一个实施方式中，SGAl层和SGA2层为N+。从而，漏极侧选择晶体管的栅极可以为N+。在一个实施方式中，多晶硅层299在层D6处为P+。然而，多晶硅层299可以对于其余NAND串为N-。例如，在图14E中将多晶硅层299描绘为N+以及在图14C和图14D中将多晶硅层299描绘为P-ο在一个实施方式中，该掺杂可以通过对所有字线施加高电压(在NAND沟道中具有低电压的情况下)并且验证存储单元变得导电来利于擦除NAND串。以下论述进一步细节。注意，可以采用不同掺杂方案。
[0142]类似于图3A中描绘的实施方式，可以将具有两个漏极侧选择晶体管的NAND串配置为U形NAND串。类似于图4B中描绘的实施方式，可以将具有两个漏极侧选择晶体管的NAND串配置为直的NAND串。在一个实施方式中，直的NAND串具有两个漏极侧选择晶体管。对直的NAND串的掺杂可以类似于对U形NAND串的掺杂。
[0143]图15描绘了图4A的块480的一个实施方式的部分488沿线486的横截面图。在多层堆叠中描绘了与NAND串NS8至NSll对应的存储单元的列。在图15中，存在七个介电层DOA至D7A。层SGDA用于每个NAND串的第一漏极侧选择晶体管。层SGDB用于每个NAND串的第二漏极侧选择晶体管。
[0144]堆叠1590包括衬底101、衬底上的绝缘膜250以及源极线SLOA的部分。注意，在SGD线子集中的附加的直NAND串在横截面图中描绘的NAND串之前和之后延伸(例如沿x轴)。NS8具有源极端494和漏极端492。还使用其他缝隙描绘图4A的缝隙482。还描绘了位线BL0A8至BLOAll的部分。虚线描绘了存储单元和选择栅极晶体管。
[0145]对于U形实施方式，S⑶晶体管可以是串联的两个长沟道S⑶晶体管。期望这些SGD晶体管有效地使未选中的块中的所有串变成将近0V，而不管其相应的选中/未选中编写条件和位线电压。在一个实施方式中，为了维持高选中的位线电压(例如，VPP)，SGD氧化物可以比存储单元的隧道氧化物更厚。针对直的NAND串的列可以类似于图14B至图14D中描绘的列。如已经论述的那样，在选择栅极层中不需要电荷捕获层297。从而，图15中的层SDGA和SGDB可以配置为类似于图14B和图14D中描绘的示例。掺杂可以类似于图14B至图14E的U形NAND串示例。
[0146]在一个实施方式中，施加至在选中的块中的具有两个SGD晶体管的NAND串的编程条件类似于图1lA中描绘的编程条件。在一个实施方式中，施加至选中的块中的NAND串的编程条件类似于图1lB中描绘的编程条件。可以对选中的块中的SGD晶体管中的每个SGD晶体管施加相同电压。
[0147]在一个实施方式中，施加至在未选中的块中的具有两个SGD晶体管的NAND串的电压是图16中描绘的电压。注意，可以存在耦接至未选中的块的选中的字线，这是因为多个块可以共享位线。换言之，位线可以与多个块中的NAND串通信。从而，在图16中，“选中的位线”并不表示未选中的块中的NAND串被选中用于编程。相反，“选中的位线”表示NAND串与另一个被选中用于编程的块中的NAND串共享位线。
[0148]在一个实施方式中，对最靠近位线的SGD晶体管施加VPP。在一个实施方式中，施加至SGDl的电压略微小于VPP。例如，该电压可以是比VPP小大约IV。在一个实施方式中，对最靠近NAND串的SGD晶体管施加OV。施加至该第二 SGD晶体管的电压可以大于0V。例如，在一个实施方式中，该电压可以在大约OV与3V之间。施加至第二 SGD晶体管的电压可以称为抑制电压。
[0149]在一个实施方式中，对未选中的块中的所有字线施加0V。因此，因为沟道应该为大约0V，所以避免或者减小了编程干扰。注意，可以对未选中的块中的字线施加不同电压。例如，在一个实施方式中，电压可以在大约OV与3V之间。
[0150]图17(A)至图17(G)示出了在对不同块中的NAND串进行编程时在未选中的块中施加各种电压的定时。从而，注意，电压附属于未选中的块。当施加图16中描绘的电压时可以使用定时图。
[0151]通常，将图17㈧至图17(G)的图划分成建立阶段、编程抑制阶段以及放电阶段。在建立阶段期间下述会发生。在建立阶段开始时，使未选中的位线的电压为VCC(图17(A))。在该示例中，电压为VCC，但该电压可以是另一值。VCC可以是大约3V，但是VCC可以更高或更低。此外，在选中的位线上的电压升高至位于OV与VPP之间的值(图17(B))。使在最靠近位线的漏极侧选择栅极上的电压变成位于OV与VPP之间的电压(图17(C))。可以将在最靠近位线的另一漏极侧选择栅极上的电压保持为OV(图17(D))。可以使在未选中的字线(这可以是未选中的块中的所有WL)上的电压变成OV(图17(E))。可以使源极侧选择栅极上的电压变成0V(图17(F))。可以使公共源极线上的电压变成VCell_S0Urce(图17(G))。
[0152]在建立阶段结束时，在选中的位线上的电压可以升高到VPP并且在编程抑制阶段期间保持为VPP(图17(B))。在建立阶段结束时，在最靠近位线的漏极侧选择栅极上的电压可以升高到VPP并且在编程抑制阶段期间保持为VPP(图17(C))。其他电压可以从建立阶段开始保持为其电平。
[0153]在编程阶段之后可以对电压进行放电。
[0154]图18A是擦除3D堆叠式存储设备中的存储单元的处理1800的一个实施方式的流程图。处理1800是处理600的步骤602的一个实施方式。可以对单位存储单元(诸如块)应用处理1800。然而，可以一起擦除不同单位。图18B是在处理1800的一个实施方式期间施加至字线的示例擦除电压的图。图19(A)至图19(F)是在处理1800的一个实施方式期间所施加的电压的定时的图。
[0155]在步骤1810中，创建初始擦除电压。在步骤1820中，施加擦除条件。图19(A)至图19(F)是根据一个实施方式的示出了在擦除操作期间的电压的定时图。针对正被擦除的NAND串和正被抑制进一步擦除的NAND串，将所示出的电压施加至存储阵列的字线、位线以及公共源极线。可以将擦除操作分组成位线预充电阶段、擦除阶段和放电阶段。
[0156]位线预充电阶段:在阶段⑴期间，通过使SGS处于Vsgs (图19(A))来关断SGS晶体管，同时通过使SGD升高至Vsg(图19(B))来接通SGD晶体管，由此使得位线能够访问NAND串。在阶段(2)期间，使得抑制擦除的NAND串的位线电压能够升高至由VBL_inhibit (图19(D))给定的预定电压。当抑制擦除的NAND串的位线电压升高至VBL_inhibit时，在SGD晶体管上的栅极电压降落至V_SGD时，抑制擦除的NAND串将浮置。
[0157]同时，如果正被擦除的NAND串的位线电压并非已经处于VBL_Select(图19(E))，则将其创建为处于VBL_Select。此外，在阶段(2)期间，将公共源极线上的电压设定为由V_Cell_Source (图 19(F))给定的电压。
[0158]在阶段(3)期间，连接至NAND串的S⑶晶体管的漏极选择线(SOT)将其电压降低为V_SGD。在一个实施方式中，这将仅使抑制擦除的NAND串中的位线电压与V_SGD相当的那些抑制擦除的NAND串浮置，这是因为这些抑制擦除的NAND串的SGD晶体管被关断(图9 (B) &图9 (D))。对于包含要擦除的存储单元的NAND串，其SGD晶体管不会相对于在其漏极处的位线电压(例如，将近OV)而被关断。
[0159]擦除阶段:在阶段(4)期间，对块或者其他正被擦除的单位中的字线施加擦除电压Verase (图9 (C))。在擦除抑制条件下(例如，具有升压的沟道)的存储单元将不被进一步擦除。正被擦除的存储单元将被进一步擦除。例如，正被擦除的存储单元可以通过给其电荷存储层297添加电子来增加其阈值电压。
[0160]在放电阶段(5)中，使得各种控制线和位线放电。
[0161]在施加擦除条件(步骤1820)之后，在步骤1822中验证NAND串。可以通过对与正被擦除的NAND串关联的字线施加Vv_erase来验证NAND串。例如，可以对字线施加图18B中描绘的验证电压1858。注意，在一个实施方式中，存储单元被擦除至非导电状态。对于更早的擦除迭代，可以对所有字线施加验证电压1858。如果NAND串传导，则所有存储单元仍处于导电状态并且NAND串尚未被擦除。如果在对所有字线的施加Vv-erase的情况下NAND串不传导，则存在已被擦除至非导电状态的至少一个存储单元。关于这点，可以进行更优良的测试，该测试分别对字线施加Vv-erase，并且对所有其他字线施加Vread。该更优良的测试可以确定每个单独的存储单元是否被擦除。在一个实施方式中，当串上的所有存储单元通过擦除验证时认为NAND串被擦除。可以使用其他技术来确定NAND串是否通过擦除验证。
[0162]在步骤1824中，通过擦除验证的NAND串被锁定以防止进一步擦除。这可以通过在与NAND串关联的锁存器中存储位来实现，所述位表示应该对位线施加什么电压。如图19(D)中所描绘的那样，抑制的NAND串可以对其位线施加VBL_inhibit。
[0163]在步骤1826中，确定擦除操作是否完成。这可以基于正被验证的大部分NAND串中的所有NAND串来确定。在一个实施方式中，并非所有NAND串需要通过擦除验证。如果擦除完成，则处理1800在步骤1828处结束。
[0164]在步骤1832中，擦除电压逐渐升高。例如，创建在序列1850、1852、1854、1856等中的下一个擦除电压。处理然后返回至步骤1820以再次施加擦除条件。在一些实施方式中，存在对处理1800的迭代数量的限制。从而，可以存在对施加了多少擦除脉冲的测试。如果在没有足够NAND串通过验证的情况下已达到限制，则处理1800可以以擦除失败而结束。
[0165]在一些实施方式中，NAND串具有两个漏极侧选择晶体管。图20 (A)至图20 (G)是示出了根据一个实施方式的在擦除操作期间的电压的定时图。可以在处理1800的步骤1820的一个实施方式期间施加这些电压。
[0166]—种实施方式包括:一种操作3D堆叠式非易失性存储器的方法，该3D堆叠式非易失性存储器包括:具有被水平定向的导电材料的多个字线。导电材料与介电材料在堆叠中交替。该3D堆叠式非易失性存储器还包括被竖直定向的多个NAND串。该方法包括:将与具有多个NAND串的NAND串集合关联的一组非易失性存储元件擦除至高于零伏特的擦除阈值电压分布。该方法还包括:通过减小选中的非易失性存储元件的阈值电压来对该组中的选中的非易失性存储元件进行编程。所述编程包括:在与NAND串集合中的选中的NAND串关联的沟道内创建编程电压。
[0167]一种实施方式包括一种3D堆叠式非易失性存储设备，该3D堆叠式非易失性存储设备包括:多个字线、多个NAND串、多个位线以及与所述多个字线、所述多个位线及所述多个NAND串通信的一个或更多个管理电路。字线包括被水平定向的导电材料。导电材料与介电材料在堆叠中交替。NAND串被竖直定向。每个NAND串包括非易失性存储元件的集合以及位于每个NAND串的第一端处的漏极侧选择栅极(SGD)。每个位线耦接至NAND串中的一个NAND串的漏极侧选择栅极。一个或更多个管理电路将具有多个NAND串的NAND串集合的非易失性存储元件擦除至高于零伏特的擦除阈值分布。一个或更多个管理电路通过将选中的非易失性存储元件的阈值电压减小到低于擦除阈值分布来对NAND串集合的选中的非易失性存储元件进行编程。所述编程包括:在与NAND串集合中的选中的NAND串关联的沟道中创建编程电压。
[0168]—个实施方式包括一种对3D堆叠式非易失性存储器编程的方法，该3D堆叠式非易失性存储器包括:具有