被水平定向的导电材料的多个字线、被竖直定向的多个NAND串以及多个位线。导电材料与介电材料在堆叠中交替。每个NAND串包括非易失性存储元件的集合以及位于每个NAND串的第一端处的漏极侧选择栅极。每个位线耦接至多个NAND串的集合的漏极侧选择栅极。该方法包括:对具有多个NAND串的一组NAND串的漏极侧选择栅极施加选择电压，同时对与该组NAND串中的选中的NAND串关联的选中的位线施加编程电压，以将编程电压传到选中的NAND串的沟道。该方法还包括:在编程电压位于选中的NAND串的沟道中时，对与选中的NAND串关联的选中的字线施加第一电压。选中的NAND串具有与选中的字线关联的选中的非易失性存储元件。该方法还包括:在编程电压位于选中的NAND串的沟道中时，对位于选中的字线与源极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第二电压，以防止对选中的NAND串上的已被编程的任何非易失性存储元件进行编程。该方法还包括:在编程电压位于选中的NAND串的沟道中时，对位于选中的NAND串的选中的字线与漏极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第三电压。第三电压使得编程电压能够传到选中的非易失性存储元件的沟道并且第三电压防止对选中的NAND串上的位于选中的字线与漏极侧选择栅极之间的任何非易失性存储元件进行编程。
[0169]一种实施方式包括一种3D堆叠式非易失性存储设备，该3D堆叠式非易失性存储设备包括:多个位线、多个源极线、具有被水平定向的导电材料的多个字线、与多个字线在堆叠中交替的多个介电材料层、被竖直定向的多个NAND串、以及与所述多个字线、所述多个位线、所述多个源极线、所述漏极侧选择栅极和所述源极侧选择栅极通信的一个或更多个管理电路。每个NAND串包括:非易失性存储元件的集合、位于NAND串的第一端处的漏极侧选择栅极、以及位于NAND串的第二端处的源极侧选择栅极。每个NAND串的漏极侧选择栅极耦接至位线中之一。每个NAND串的源极侧选择栅极耦接至源极线中之一。一个或更多个管理电路对具有多个NAND串的一组NAND串的漏极侧选择栅极施加选择电压，同时对与该组NAND串中的选中的NAND串关联的选中的位线施加编程电压，以将编程电压传到相应的选中的NAND串的沟道。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对与该组NAND串关联的选中的字线施加第一电压。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对位于选中的NAND串的选中的字线与源极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第二电压，以防止对选中的NAND串上的已被编程的任何非易失性存储元件进行编程。一个或更多个管理电路在编程电压位于选中的NAND串的沟道中时对位于选中的NAND串的选中的字线与漏极选择栅极之间的、与选中的NAND串关联的所有未选中的字线施加第三电压。第三电压使得编程电压能够传到选中的非易失性存储元件的沟道并且第三电压防止对选中的NAND串上的位于选中的字线与漏极侧选择栅极之间的任何非易失性存储元件进行编程。
[0170] 已经出于说明和描述的目的呈现了本发明的在前详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导很多修改和变型是可能的。选择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术人员能够最佳地利用本发明的各种实施方式和适合所构思的特定应用的本发明的各种变型。意在由所附权利要求来限定本发明的范围。
【主权项】
1.一种操作3D堆叠式非易失性存储器的方法，所述3D堆叠式非易失性存储器包括:具有水平定向的导电材料的多个字线，所述导电材料与介电材料在堆叠中交替；以及竖直定向的多个NAND串，所述方法包括: 将与所述多个NAND串的NAND串集合关联的一组非易失性存储元件擦除至高于零伏特的擦除阈值电压分布￠02);以及 通过减小所述组中的选中非易失性存储元件的阈值电压来对所述选中非易失性存储元件进行编程，所述编程包括:在与所述NAND串集合中的选中NAND串关联的沟道内创建编程电压(604) ο2.根据权利要求1所述的方法，其中，对所述组中的选中非易失性存储元件进行编程包括: 对与所述选中NAND串关联的选中字线施加电压序列；以及 对与所述选中NAND串中的第一选中NAND串关联的第一位线施加大小随着所述序列中的之后电压而增大的电压，直到在所述第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件被编程为止。3.根据权利要求2所述的方法，其中，所述序列中的每个电压低于施加至所述第一位线的电压。4.根据权利要求1至3中任一项所述的方法，还包括: 对与所述NAND串集合中的未选中NAND串关联的未选中位线施加抑制电压； 对与所述未选中NAND串关联的漏极选择栅极施加电压以将所述抑制电压传到所述未选中NAND串的沟道；以及 对与所述未选中NAND串关联的未选中字线施加电压以防止对所述未选中NAND串上的非易失性存储元件进行编程。5.根据权利要求1所述的方法，其中，通过减小所述选中非易失性存储元件的阈值电压来对所述组中的选中非易失性存储元件进行编程包括: 对与所述选中NAND串关联的选中位线施加所述编程电压，同时对所述选中NAND串的选择栅极施加电压，以将所述编程电压传到所述选中NAND串的沟道；以及 在所述选中NAND串的沟道为所述编程电压时，对与所述选中NAND串关联的选中字线施加电压，以对在所述选中NAND串中的第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件进行编程。6.根据权利要求5所述的方法，其中，对选中非易失性存储元件进行编程还包括: 在所述第一选中NAND串的沟道为所述编程电压时，对与所述第一选中NAND串关联的未选中字线施加第一电压，所述第一电压防止对所述第一选中NAND串上的已被编程的非易失性存储元件进行编程；以及 在所述第一选中NAND串的沟道为所述编程电压时，对在所述第一选中NAND串的所述选中字线与所述位线之间的、与所述第一选中NAND串关联的任何未选中字线施加第二电压，所述第二电压使得所述编程电压能够传到所述第一选中非易失性存储元件的沟道。7.根据权利要求6所述的方法，其中，所述NAND串集合位于被选中用于编程的第一块中，所述多个NAND串包括第二块中的集合，所述第二块中的每个NAND串包括位于每个NAND串的第一端处的漏极侧选择栅极，所述第二块中的NAND串的漏极侧选择栅极包括第一晶体管和第二晶体管，所述第一晶体管比所述第二晶体管更靠近与所述NAND串关联的位线，所述第二块中的第一 NAND串与所述第一块中的第一选中NAND串共享位线，并且所述方法还包括: 对所述第二块中的NAND串的漏极侧选择栅极的第一晶体管施加大致等于所述编程电压的电压； 对所述第二块中的NAND串的漏极侧选择栅极的第二晶体管施加抑制电压；以及 对所述第二块中的所有字线施加大致所述抑制电压。8.—种3D堆叠式非易失性存储设备，包括: 具有水平定向的导电材料的多个字线(WLO，WL1，WL2，……)，所述导电材料与介电材料(D0，D1，D2，D3，……)在堆叠中交替; 竖直定向的多个NAND串(NSO，NS1，……)，每个NAND串包括非易失性存储元件集合以及位于每个NAND串的第一端处的漏极侧选择栅极(SGD); 多个位线(BLO，BLl，……)，每个位线耦接至所述NAND串中的一个NAND串的漏极侧选择栅极；以及 与所述多个字线、所述多个位线以及所述多个NAND串通信的一个或更多个管理电路(122，110，124，128)，所述一个或更多个管理电路将所述多个NAND串的NAND串集合的非易失性存储元件擦除至高于零伏特的擦除阈值分布，所述一个或更多个管理电路通过将所述NAND串集合的选中非易失性存储元件的阈值电压减小到低于所述擦除阈值分布来对所述选中非易失性存储元件进行编程，所述编程包括:在与所述NAND串集合中的选中NAND串关联的沟道中创建编程电压。9.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，为了对所述选中非易失性存储元件进行编程，所述一个或更多个管理电路对与所述选中NAND串关联的选中字线施加电压序列，并且对与所述选中NAND串关联的位线施加随所述序列中的之后电压而增大的电压，直到在所述选中NAND串中的第一选中NAND串上的选中非易失性存储元件中的第一选中非易失性存储元件被编程为止。10.根据权利要求9所述的3D堆叠式非易失性存储设备，其中，所述序列中的每个电压低于施加至与所述选中NAND串关联的位线的电压。11.根据权利要求8至10中任一项所述的3D堆叠式非易失性存储设备，其中，所述一个或更多个管理电路对与所述NAND串集合中的未选中NAND串关联的未选中位线施加抑制电压，所述一个或更多个管理电路对与所述未选中NAND串关联的漏极选择栅极施加电压以将所述抑制电压传到所述未选中NAND串的沟道，所述一个或更多个管理电路对与所述未选中NAND串关联的未选中字线施加电压以防止对所述未选中NAND串上的非易失性存储兀件进行编程。12.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，作为对所述选中非易失性存储元件进行编程的一部分，所述一个或更多个管理电路对与所述选中NAND串关联的位线施加所述编程电压，同时对所述选中NAND串的漏极侧选择栅极施加电压，以将所述编程电压传到所述选中NAND串的沟道，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时对与所述选中NAND串关联的选中字线施加电压。13.根据权利要求12所述的3D堆叠式非易失性存储设备，其中，作为对所述选中非易失性存储元件进行编程的一部分，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时，对在与所述选中NAND串关联的选中字线与源极线之间的、与所述选中NAND串关联的任何未选中字线施加第一电压，以防止对所述选中NAND串上的已被编程的任何非易失性存储元件进行编程，所述一个或更多个管理电路在所述选中NAND串的沟道为所述编程电压时，对在所述选中NAND串的选中字线与位线之间的、与所述选中NAND串关联的任何未选中字线施加第二电压，所述第二电压使得所述编程电压能够传到所述选中非易失性存储元件的沟道并且所述第二电压防止对所述选中NAND串上的待被编程的任何非易失性存储元件进行编程。14.根据权利要求13所述的3D堆叠式非易失性存储设备，其中，所述NAND串集合位于第一块中，所述多个NAND串的第二集合位于未被选中的第二块中，所述第一块中和所述第二块中的NAND串的漏极侧选择栅极包括第一晶体管和第二晶体管，所述第一晶体管比所述第二晶体管更靠近与所述NAND串关联的位线，所述一个或更多个管理电路对所述第二块中的NAND串的漏极侧选择栅极的第一晶体管施加大致等于所述编程电压的电压，所述一个或更多个管理电路对所述第二块中的NAND串的漏极侧选择栅极的第二晶体管施加大致OV的电压，所述一个或更多个管理电路对所述第二块中的所有字线施加大致OV的电压。15.根据权利要求8所述的3D堆叠式非易失性存储设备，其中，在所述多个NAND串的每个NAND串上的非易失性存储元件包括薄膜晶体管。
【专利摘要】公开了将3D堆叠式存储设备中的NAND串编程至导电状态。可以通过增大存储元件的Vt来擦除存储元件，可以通过减小存储元件的Vt来对存储元件编程。编程可以包括对选中位线施加一系列增大的电压直到选中存储单元被编程为止。未选中位线可以被保持为几乎地电位或者将近地电位。选中的字线可以接地或者被保持为将近地电位。位于选中字线与位线之间的未选中字线可以接收大约选中位线电压。位于源极线与选中字线之间的未选中字线可以接收选中位线电压的大约一半。可以在不将未选中NAND串的沟道升压以抑制其编程的情况下实现编程。因此，可以避免与升压的沟道电势的泄漏关联的编程干扰。
【IPC分类】G11C16/04, G11C16/10, H01L27/115, G11C11/56
【公开号】CN105144296
【申请号】CN201380057608
【发明人】安德烈·米赫内亚, 西颖·科斯塔, 张艳丽
【申请人】桑迪士克技术有限公司
【公开日】2015年12月9日
【申请日】2013年11月1日
【公告号】EP2917916A2, US9099202, US20140126291, WO2014074408A2, WO2014074408A3