6]图1为包含数据项重导向电路的示范性存储器的示意图，所述数据项重导向电路用于在用于存储器存取请求的数据地址处的数据项为有缺陷的情况下，在进行数据阵列中的数据项存取之前，选择存储器的数据阵列中的冗余数据项；
[0017]图2为说明示范性过程的流程图，所述示范性过程用于基于用于存储器存取请求的数据地址处的数据项是否为有缺陷的，在进行数据阵列中的数据项存取之前，针对存储器存取请求选择图1的存储器的数据阵列中的数据项或冗余数据项；
[0018]图3为作为高速缓冲存储器提供的另一示范性存储器的示意图，所述示范性存储器包括标签阵列及数据阵列，且进一步包括数据项重导向电路，所述数据项重导向电路用于在用于存储器存取请求的数据地址处的数据项为有缺陷的情况下，在进行数据阵列中的数据项存取之前，针对存储器存取请求选择高速缓冲存储器的数据阵列中的冗余数据项；
[0019]图4为说明多个示范性时序窗口的示意图，其说明按管线式方式处理以用于进行以下操作的多个存储器存取请求:在用于存储器存取请求的数据地址处的数据项为有缺陷的情况下，在进行数据阵列中的数据项存取之前，针对存储器存取请求选择图3的高速缓冲存储器的数据阵列中的冗余数据项；及
[0020]图5为包含包括数据项重导向电路的存储器的示范性的基于处理器的系统的框图，所述数据项重导向电路用于在用于存储器存取请求的数据地址处的数据项为有缺陷的情况下，在进行数据阵列中的数据项存取之前，针对存储器存取请求选择存储器的数据阵列中的冗余数据项，包含(但不限于)图1及图3中的存储器。
【具体实施方式】
[0021]现参看各图式图，描述本发明的若干示范性实施例。词语“示例性”在本文中用以意味着“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例未必应被解释为比其它实施例优选或有利。
[0022]所揭示实施例包含在进行数据存取之前将数据从存储器中的有缺陷的数据项重导向到冗余数据项。也揭示相关系统及方法。作为非限制性实例，本文所揭示的实施例可用于包含静态随机存取存储器(SRAM)数据阵列的高速缓冲存储器中。存储器经配置以接收存储器存取请求。所接收存储器存取请求包括数据项地址。存储器在第一数据存取路径中使用数据项地址来存取存储在存储器中的数据阵列中的数据。以下情形为有可能的:存储器中的行或列由于制造工艺而可能为有缺陷的。在数据阵列中的数据项地址处的行或列为有缺陷的情况下，数据项重导向电路将存储器存取请求重导向到数据阵列中的冗余行或列。
[0023]在本文所揭示的实施例中，对数据阵列的存储器存取的时延并未由于数据项重导向而增加。在本文所论述的实施例中，为了避免或减少数据项重导向电路的时延对存储器存取添加时延，并未将数据项重导向电路提供于存储器的第一数据存取路径中。数据项重导向电路提供于存储器中的第二数据存取路径中在第一数据存取路径外部。数据项重导向电路在第二数据存取路径中接收用于存储器存取请求的相同的数据项地址。如果数据项地址指向数据阵列中的有缺陷的行或列，那么数据项重导向电路将数据项地址重导向到数据阵列中的冗余行或列。通过将数据项重导向电路提供于第二数据存取路径中在第一数据存取路径外部，数据项重导向电路可确定所请求的数据项地址是否为有缺陷的，且在进行数据项地址处的数据阵列中的数据项存取之前将存储器存取请求重导向到数据阵列中的冗余行或列。另外，为了避免数据项重导向电路的时延对存储器存取添加时延，含有数据项重导向电路的第二数据存取路径的时延小于第一数据存取路径的时延。因此，存储器存取时延将为第一数据存取路径的时延。
[0024]就这一点来说，图1说明示范性存储器10的示意图。作为非限制性实例，图1中的存储器10可提供于高速缓冲存储器中。存储器10经配置以接收存储器存取请求12。所接收存储器存取请求12包括数据项地址14。存储器10使用数据项地址14来存取存储在数据阵列17中的数据项16。在此实例中，数据阵列17为SRAM数据阵列18。数据项16可由一或多个位单元组成及/或由数据项行16R或数据项列16C组成，如图1中所说明。数据项地址14可包括SRAM数据阵列18中的位置中的完整存储器地址或仅包括足以存取SRAM数据阵列18中所希望的数据项行16R或数据项列16C的存储器地址的一部分。存储器10经配置以通过第一数据存取路径20存取数据项地址14处的数据项16。在图1中将第一数据存取路径20说明为从SRAM输入22延伸到SRAM数据阵列18的数据路径。第一数据存取路径20说明用于存储器存取请求的存取路径，其并不涉及定址SRAM数据阵列18中的有缺陷的数据项，下文将更详细地加以论述。
[0025]继续参看图1，存储器存取请求12是沿着第一数据存取路径20提供，存储器存取请求12在所述第一数据存取路径中遇到处理组件。在此示范性实施例中，第一数据存取路径20中的处理组件包括存储器存取逻辑电路24。存储器存取逻辑电路24处理存储器存取请求12以便存取SRAM数据阵列18中的适当地址处的数据项16。作为实例，存储器存取请求12的处理通过在存储器存取逻辑电路输入26处接收包括数据项地址14的存储器存取请求12开始。存储器存取逻辑电路24将所接收的存储器存取请求12中的数据项地址14转译成索引28。存储器存取逻辑电路24接着提供索引28作为存储器存取逻辑电路输出30上的输出。处理继续，在存储器存取逻辑电路输出30上输出的索引28由数据项地址索引选择器32接收。数据项地址索引选择器32将索引28提供到SRAM数据阵列18以用于存取数据项16。使用所接收的索引28，SRAM数据阵列18存取存储器存取请求12的地址处的SRAM数据阵列18中的数据项16。SRAM数据阵列18接着提供通过存储器存取请求12定址的数据项16作为SRAM数据阵列输出34上的输出。
[0026]以下情形为有可能的:存储器10中的数据项地址14处的数据项行16R或数据项列16C可为有缺陷的。举例来说，制造工艺可能在半导体裸片中产生缺陷。缺陷可起因于处理不稳定性、材料非均匀性等。因此，数据项行16R或数据项列16C可能由于制造工艺而为有缺陷的。有缺陷的数据项行16R或数据项列16C另外被称为有缺陷的数据项36。有缺陷的数据项36也可被称作有缺陷的数据项行36R或有缺陷的数据项列36C。在SRAM数据阵列18中的数据项地址14处的存储器10的数据项行16R或数据项列16C为有缺陷的情况下，图1中的数据项重导向电路38经配置以将存储器存取请求12重导向到SRAM数据阵列18中的冗余数据项40。数据项重导向电路38接收包括数据项地址14的存储器存取请求12。数据项重导向电路38确定数据项地址14是否为有缺陷的数据项36。如果确定数据项地址14指向的数据项16为SRAM数据阵列18中的有缺陷的数据项36，那么数据项重导向电路38可将数据项地址14重导向到SRAM数据阵列18中的冗余数据项40。以此方式，当使用第一数据存取路径20确定用于存取数据项16的索引28时，数据项重导向电路38经配置以在通过第一数据存取路径20对有缺陷的数据项36编索引的情况下，将编索引重导向。
[0027]继续参看图1，为了避免或减少数据项重导向电路38的时延，并未将数据项重导向电路38提供于存储器10的第一数据存取路径20中。实情为，将数据项重导向电路38提供于存储器10中的第二数据存取路径42中在第一数据存取路径20外部。通过将数据项重导向电路38提供于第二数据存取路径42中在第一数据存取路径20外部，数据项重导向电路38可在进行数据项地址14处的SRAM数据阵列18中的数据项16存取之前确定所接收的数据项地址14是否为有缺陷的。作为非限制性实例，当存储器存取逻辑电路24正处理所接收存储器存取请求12时，数据项重导向电路38可确定所接收数据项地址14是否为有缺陷的。因此，在此实例中，提供于第二数据存取路径42中的数据项重导向电路38的时延并不会添加到用于存储器存取请求12的第一数据存取路径20的时延中。现在将结合参看图2描述关于存储器存取请求12由图1中的存储器10接收且经处理以提供对存储在数据项地址14处的SRAM数据阵列18中的数据的存取的示范性过程的更多细节。
[0028]就这一点来说，图2为说明存储器存取请求12由图1的存储器10接收的示范性处理的流程图。参看图1及2，包括数据项地址14的存储器存取请求12是在第一数据存取路径20及第二数据存取路径42中接收。在第一数据存取路径20中，在存储器存取逻辑电路输入26处接收存储器存取请求12 (图2中的框60)。存储器存取逻辑电路24处理所接收的存储器存取请求12且在存储器存取逻辑电路输出30处产生表示数据项地址14的索引28(图2中的框62)。存储器存取逻辑电路24可解码所接收的存储器存取请求12中的数据项地址14。数据项地址14的解码可将所接收的存储器存取请求12转译成用以对SRAM数据阵列18中对应于存储器存取请求12的数据项16编索引的索引28。信息的额外位可识别待于SRAM数据阵列18中存取的数据项行16R及/或列16C。将索引28提供到数据项地址索引选择器32。数据项地址索引选择器32接着基于所产生的索引对SRAM数据阵列18中的数据项16编索引。如下文将论述，如果产生重定向索引52，那么使用表示冗余数据项40的重定向索引52对SRAM数据阵列编索引(图2中的框64)。在一些实施例中，数据项16可为SRAM数据阵列18中的数据项行16R或数据项列16C。接着使用由数据项地址索引选择器32提供的索引28存取数据项16 (框66)。
[0029]继续参看图1及2，现在将描述经由第二数据存取路径42存取SRAM数据阵列18的冗余数据项40。经由第二数据存取路径42存取冗余数据项40是与如上文所描述的经由第一数据存取路径20存取数据项16分离执行。第二数据存取路径42也接收存储器存取请求12(图2中的框68)。第二数据存取路径42由数据项重导向电路38组成。数据项重导向电路38在第二数据存取路径42中提供用于存储器存取请求12的处理组件。在此实例中，数据项重导向电路38由有缺陷的数据项比较器电路44及数据项地址索引选择器32组成。有缺陷的数据项比较器电路44经配置以在第一比较器输入46处接收数据项地址14作为用于在第二数据存取路径42中定址SRAM数据阵列18中的数据项16的输入。
[0030]继续参看图1及2，有缺陷的数据项比较器电路44经进一步配置以在第二比较器输入50处接收有缺陷的数据项地址48(图2中的框70)。有缺陷的数据项比较器电路44比较数据项地址14与有缺陷的数据项地址48。有缺陷的数据项比较器电路44确定数据项地址14与有缺陷的数据项地址48之间是否存在匹配。如果确定存在匹配，那么有缺陷的数据项比较器电路44经配置以在比较器输出54处产生重导向索引52(图2中的框72)。如果数据项地址索引选择器32确定产生重导向索引52且应使用重导向索引52，那么使用表示冗余数据项40的重导向索引52来对SRAM数据阵列18编索引以供存取(图2中的框64)。接下来，如果确定在第二数据存取路径42中产生指示欲提及有缺陷的数据项3