应用于非易失性存储器的一位存储单元的控制方法
【专利说明】应用于非易失性存储器的一位存储单元的控制方法
[0001]本申请是以下专利申请的分案申请:申请号:201210571629.2，申请日:2012年12月25日，发明名称:应用于非易失性存储器的一位存储单元及其相关控制方法。
技术领域
[0002]本发明是有关于一种非易失性存储器，且特别是有关于一种应用于非易失性存储器中的一位存储单元(one-bit memory cell)及其相关控制方法。
【背景技术】
[0003]众所周知，非易失性存储器(nonvolatile memory)在停止供电之后仍持续的记录数据，因此广泛的运用在各种电子产品上。
[0004]—般来说，非易失性存储器可利用浮动栅晶体管(floating gate transistor)或者反恪丝晶体管(ant1-fuse transistor)来实现。经由适当地控制，热载子(hot carrier)可注入(inject)或者逐出(eject)浮动栅晶体管中的浮动栅极(floating gate)，因此由浮动栅晶体管所组成的非易失性存储器通常可作为多次编程的存储器(mult1-timeprogramming memory,简称 MTP 存储器)。
[0005]反恪丝晶体管是根据栅极氧化层(gate oxide layer)的破坏与否来决定其储存状态。由于栅极层被破坏之后无法回复，因此由反熔丝晶体管所组成的非易失性存储器是作为一次编程的存储器(one time programming memory，简称0ΤΡ存储器)。
[0006]如美国专利US7402855以及US6791891皆是介绍由反熔丝晶体管所组成的非易失性存储器，该非易失性存储器是作为0TP存储器。当然，上述揭露的非易失性存储器，无法重复被编程(program)并且不具备MTP存储器的特性。
【发明内容】
[0007]本发明的目的是提出一种应用于非易失性存储器中的一位存储单元及其相关控制方法。本发明的一位存储单元中具有多个储存单元，而储存单元中还包括由控制晶体管与反熔丝晶体管组合成，并据可组成非易失性存储器，其具备0ΤΡ或者MTP的存储器的特性。
[0008]本发明是有关于一种非易失性存储器，具有一第一一位存储单元形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构，该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该第一栅极结构连接至一第一控制信号线，该第二栅极结构连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第三掺杂区，该第一栅极结构连接至一第m控制信号线，该第二栅极结构连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
[0009]本发明是有关于一种非易失性存储器，具有一第一一位存储单元，该第一一位存储单元包括:一第一位线；以及串接的N个储存单元，每一该储存单元包括:一控制晶体管与一反熔丝晶体管；其中，该N个储存单元中一第一储存单元的该控制晶体管的第一端连接至该第一位线，该控制晶体管的栅极连接至一第一控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该控制晶体管的第一端连接至一第(m-Ι)储存单元中的该反熔丝晶体管的第二端，该控制晶体管的栅极连接至一第m控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
[0010]本发明是有关于一种非易失性存储器，具有一第一一位存储单元形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区以及一第二掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一通道区上方具有一栅极结构；其中，该栅极结构包括一栅极氧化层与一栅极层，该栅极氧化层具有一第一部分与一第二部分，且该第一部分的厚度大于该第一部分的厚度，该栅极层覆盖于该栅极氧化层上；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该栅极结构连接至一第一控制信号线与一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第二掺杂区，该栅极结构连接至一第m控制信号线与一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
[0011]本发明是有关于一种非易失性存储器中一一位存储单元即可的控制方法，该第一一位存储单元具有一位线连接至串接的N个储存单元，该控制方法包括下列步骤:(a)当编程该第--位存储单元时，编程一第X储存单元，使得读取该第--位存储单元时，提供该第X储存单元的储存状态；(b)当抹除该第--位存储单元时，忽略该第X储存单元中的储存状态；以及(c)当再次编程该第--位存储单元时，编程一第(x-1)储存单元，使得读取该第一一位存储单元时，提供该第(x-1)储存单元的储存状态；其中，且X大于等于2，且X小于等于N。
[0012]本发明是有关于一种非易失性存储器中一一位存储单元的控制方法，该第一一位存储单元具有一位线即可位线连接至串接的N个储存单元，该控制方法包括下列步骤:(a)当编程该第一一位存储单元时，利用N个编程周期来依序编程N个储存单元，使得N个储存单元皆记录一储存状态；以及(b)当读取该第--位存储单元时，同时提供N个储存单元的该储存状态。
[0013]为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【附图说明】
[0014]图1A所绘示为本发明第一实施例应用于非易失性存储器中的一位存储单元。
[0015]图1B所绘示为本发明应用于非易失性存储器中的一位存储单元的等效电路图。
[0016]图2所绘示为根据本发明利用多个一位存储单元所组成的非易失性存储器示意图。
[0017]图3所绘示为本发明的一位存储单元作为MTP存储器的控制方法。
[0018]图4A至图4D所绘示为一位存储单元第一次进行编程以及读取的信号示意图。
[0019]图5A至图f5D所绘示为一位存储单元第二次进行编程以及读取的信号示意图。
[0020]图6A至图6D所绘示为一位存储单元第三次进行编程以及读取的信号示意图。
[0021]图7A至图7D所绘示为一位存储单元第四次进行编程以及读取的信号示意图。
[0022]图8所绘示为本发明的一位存储单元作为0ΤΡ存储器的控制方法。
[0023]图9A至图9E所绘示为一位存储单元记录闭路状态时的编程以及读取的信号示意图。
[0024]图10A至图10E所绘示为一位存储单元记录开路状态时的编程以及读取的信号示意图。
[0025]图11所绘示为本发明第二实施例应用于非易失性存储器中的一位存储单元。
[0026]图12所绘示为本发明第三实施例应用于非易失性存储器中的一位存储单元。
[0027]图13所绘示为本发明第四实施例应用于非易失性存储器中的一位存储单元。
[0028][主要元件标号说明]
[0029]11、21、31、41、51:第一 η 型掺杂区
[0030]12、22、32、42、52:第二 η 型掺杂区
[0031]13、23、33、43:第三 η 型掺杂区
[0032]14、24、34、44、54:第一栅极氧化层
[0033]14’、24’、34’、44’:第一栅极氧化层
[0034]15、25、35、45、55:第一棚.极层
[0035]16、26、36、46、56:第二栅极氧化层
[0036]16’、26’、36’、46’:第二栅极氧化层
[0037]17、27、37、47、57:第二栅极层
[0038]53:隔离结构91:第一 η型掺杂区
[0039]92:第二 η型掺杂区 95:栅极氧化层第一部分
[0040]96:栅极氧化层第二部分98:栅极层
【具体实施方式】
[0041]请参照图1Α，其所绘示为本发明第一实施例应用于非易失性存储器中的一