位存储单元。本发明的一位存储单元是形成于Ρ型基板上(p-substrate)，其包括:多个串接的储存单元(storage unit)。图1A是以四个储存单元(SU1、SU2、SU3、SU4)为例来作说明，当然本发明不限定于储存单元串接的数目。
[0042]第一储存单元(SU1)包括一第一 η型掺杂区11、第二 η型掺杂区12、以及第三η型掺杂区13，依序形成于ρ型基板的表面上，且第一 η型掺杂区11连接至位线(bit line,BL)。再者，第一 η型掺杂区11与第二 η型掺杂区12之间的第一通道区(channel reg1n)上方具有一第一栅极结构；第二 n型掺杂区12与第三η型掺杂区13之间的第二通道区上方具有一第二栅极结构。其中，第一栅极结构包括第一栅极氧化层(gate oxide layer) 14与第一栅极层(gate conductive layer) 15 ;第二栅极结构包括第二栅极氧化层16与第二栅极层17。第一栅极层15连接至第一控制信号线(C1);第二栅极层连接至第一反熔丝信号线(AF1)。
[0043]同理，其它的储存单元(SU2、SU3、SU4)与第一储存单元(SU1)具有相同的结构。亦即，皆包括一第一 η型掺杂区21、31、41，第二 η型掺杂区22、32、42，以及第三η型掺杂区23、33、43。以及，皆包括第一栅极结构与第二栅极结构。其中，第一栅极结构包括第一栅极氧化层24、34、44与第一栅极层25、35、45 ;第二栅极结构包括第二栅极氧化层26、36、46与第二栅极层27、37、47。
[0044]再者，第二储存单元(SU2)中的第一栅极层25连接至第二控制信号线(C2)，第二栅极层27连接至第二反熔丝信号线(AF2);第三储存单元(SU3)中的第一栅极层35连接至第三控制信号线(C3)，第二栅极层37连接至第三反熔丝信号线(AF3);第四储存单元(SU4)中的第一栅极层45连接至第四控制信号线(C4)，第二栅极层47连接至第四反熔丝信号线(AF4)。
[0045]由图1Α可知，第一储存单元(SU1)中的第三η型掺杂区13以及第二储存单元(SU2)中的第一 η型掺杂区21是相邻在一起，形成串接的第一储存单元(SU1)与第二储存单元(SU2)。而在实际的半导体制程上，是仅制作一个η型掺杂区，并将其中的一部分区分为第一储存单元(SU1)中的第三η型掺杂区13，将另一部分区分为第二储存单元(SU2)中的第一 η型掺杂区21。同理，其它的储存单元，也是利用相同的制程来达成彼此串接的结构，因此不再赘述。
[0046]请参照图1Β，其所绘示为本发明应用于非易失性存储器中的一位存储单元的等效电路图。第一储存单元(SU1)中，第一 η型掺杂区11、第二 η型掺杂区12、以及第一栅极结构形成一控制晶体管(control transistor，Tc);第二 η型掺杂区12、第三η型掺杂区13以及第二栅极结构形成一反熔丝晶体管(Taf)，而控制晶体管(Tc)与反熔丝晶体管(Taf)彼此串接。同理，其它的储存单元(SU2、SU3、SU4)也包括串接的控制晶体管(Tc)与反熔丝晶体管(Taf)。
[0047]—般来说，当反恪丝晶体管(Tf)的栅极氧化层被破坏(ruptured)时，电容器被破坏使得电容器的二端为低电阻(low impedance)。此时，储存单元视为一闭路状态(onstate)或者第一状态(first state)。
[0048]当反熔丝晶体管(Taf)的栅极氧化层未被破坏时，反熔丝晶体管(Taf)可视为一个电容器与一开关元件(switch device)的并联。此时，储存单元视为一开路状态(offstate)或者第二状态(second state)。
[0049]请参照图2，其所绘示为根据本发明利用多个一位存储单元所组成的非易失性存储器示意图。该非易失性存储器是由2个以上的一位存储单元所组成。举例来说，2个一位存储单元共可提供二个位(bit)的数据，亦即第0位(BL0)、第一位(BL1)。当然，当然本发明的非易失性存储器也可由更多的一位存储单元所组成，其连接方式与图2相同，不再赘述。再者，图2所示的非易失性存储器为可编程4次(cycle)的范例。
[0050]如图2的绘示，二个一位存储单元中，所有第一储存单元的控制晶体管栅极皆连接至第一控制信号线(C1)，反熔丝晶体管栅极皆连接至第一反熔丝信号线(AF1);所有第二储存单元的控制晶体管栅极皆连接至第二控制信号线(C2)，反熔丝晶体管栅极皆连接至第二反熔丝信号线(AF2);所有第三储存单元的控制晶体管栅极皆连接至第三控制信号线(C3)，反熔丝晶体管栅极皆连接至第三反熔丝信号线(AF3);所有第四储存单元的控制晶体管栅极皆连接至第四控制信号线(C4)，反熔丝晶体管栅极皆连接至第四反熔丝信号线(AF4) ο
[0051]本发明的一位存储单元可作为多次编程的存储器(ΜΤΡ存储器)或者一次编程的存储器(0ΤΡ存储器)。以下先介绍ΜΤΡ存储器的编程(program)、抹除(erase)以及读取(read)控制方法。
[0052]请参照图3，其所绘示为本发明的一位存储单元作为MTP存储器的控制方法。当本发明的一位存储单元作为MTP存储器时，代表一位存储单元可以多次的被编程以及抹除。根据本发明的实施例，假设一位存储单元是由N个储存单元串接而成，则该一位存储单元可被编程N次。再者，一位存储单元是由后往前逐次编程(backward programming)的方法来编程储存单兀。
[0053]如图3所示，当一位存储单元于初始状态时，设定X = N(步骤S302)。接着，当一位存储单元需要被编程时(步骤S304)，则编程第X个储存单元(步骤S306)，在此步骤中可将第X个储存单元编程为开路状态或者闭路状态。
[0054]之后，当需要读取该一位存储单元时(步骤S308)，则提供第X个储存单元的储存状态(步骤S310)。当一位存储单元不再被读取而需要被抹除时(步骤S308)，则设定X =x-1 (步骤S312)。此时，代表先前第X个储存单元的储存状态已经无法被读取了。
[0055]再者，当一位存储单元需要再次被编程时(步骤S304)，则需要编程另个储存单元(步骤 S306)。
[0056]举例来说明图3的控制流程。假设N = 4，亦即一位存储单元中包括四个串接的储存单元。当一位存储单元第一次被编程时，则会将储存状态(开路状态或闭路状态)记录于第四储存单元。而需要读取该一位存储的数据时，是提供第四储存单元的储存状态。
[0057]当该一位存储单元第一次被抹除时，则直接舍弃第四储存单元中的储存状态，亦即不再理睬(don’ t care)或者忽略(ignore)第四储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第三储存单元。而需要读取该一位存储的数据时，是提供第三储存单元的储存状态。
[0058]当该一位存储单元再次被抹除时，则直接舍弃第三储存单元中的储存状态，亦即不再理睬第三储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第二储存单元。而需要读取该一位存储的数据时，是提供第二储存单元的储存状态。
[0059]当该一位存储单元再次被抹除时，则直接舍弃第二储存单元中的储存状态，亦即不再理睬第二储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第一储存单元。而需要读取该一位存储的数据时，是提供第一储存单元的储存状态。
[0060]由以上的说明可知，当N = 4时，本发明的一位存储单元可以被编程四次。亦即可以作为MTP存储器。
[0061]以下详细介绍一位存储单元的于编程、抹除、读取时的所有信号的示意图。假设该一位存储单元是由标准CMOS制程所完成，所有晶体管的耐压程度为3.3V，当超过其耐压程度时，栅极氧化层将被破坏。
[0062]请参照图4A至图4D，其所绘示为一位存储单元第一次进行编程以及读取的信号示意图。
[0063]如图4A所示，当一位存储单元第一次被编程且将闭路状态(第一状态)记录于第四储存单元时，仅有第四反恪丝信号线(AF4)提供一破坏电压(rupture voltage，例如6V)，其它的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF3)皆提供一开启电压(onvoltage，可为Vpp/2，例如3V);并且，位线(BL)提供一编程电压(programmed voltage，例如0V)。很明显地，第四储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第