修复电路及包括修复电路的半导体存储器件的制作方法
【专利说明】修复电路及包括修复电路的半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年10月14日提出的申请号为10-2014-0138225的韩国专利申请的优先权，在此通过引用将其整体并入。
技术领域
[0003]本发明的示例性实施例涉及一种半导体设计技术，尤指一种包括修复电路的半导体存储器件，所述修复电路用于修复有缺陷的存储单元。
【背景技术】
[0004]图1为说明传统半导体存储器件的示图。
[0005]请参照图1，半导体存储器件包括正常单元阵列110、冗余单元阵列120、比较单元130、控制单元140、正常解码器150和冗余解码器160。
[0006]正常单元阵列110包括对应于多个行地址(图未示)和多个列地址CADD而以多个行线(图未示)和多个列线配置的多个存储单元。
[0007]冗余单元阵列120包括用于取代有缺陷的存储单元的多个存储单元。
[0008]正常单元阵列110包括对应于多个正常列信号的正常列线BLl至BLN，且冗余单元阵列120包括对应于多个冗余列信号的多个冗余列线RBLl至RBLM。
[0009]比较单元130接收来自外部(例如器件的外部源)的列地址CADD和修复地址YRA。所述修复地址YRA可以自储存缺陷信息的储存单元(图未示)而被接收。比较单元130可以比较所述列地址CADD和多个修复地址YRA，并输出比较结果作为多个列修复信号SYEB。
[0010]控制单元140接收多个列修复信号SYEB。即使当多个列修复信号SYEB之一被激活时，控制单元140激活截止(cut-off)信号YIKILLB，意指自外部施加的列地址CADD为有缺陷的地址。
[0011]正常解码器150接收所述列地址CADD、测试信号TDBLEYI和截止信号YIKILLB。通过驱动双列线、而非单列线，测试信号TDBLEYI可以被激活以执行测试操作。当截止信号YIKILLB被去激活且测试信号TDBLEYI被激活时，正常解码器150忽略所述列地址CADD的最高有效位，并解码被接收的列地址CADD，以输出被解码的信号。正常解码器150激活对应于被解码的信号的所述正常列线BL〈1:N>。当截止信号YIKILLB被激活时，正常解码器150中断所述列地址CADD的解码操作。
[0012]冗余解码器160接收且解码多个列修复信号SYEB，并激活冗余单元阵列120的与被激活的列修复信号SYEB相对应的冗余列线RBL〈1:M>。
[0013]接着进行操作的描述，通过驱动双列线，被激活的测试信号TDBLEYI输入至正常解码器150以执行测试操作。通过比较所述列地址CADD与所述修复地址YRA，若比较结果被确定为所述列地址CADD和所述修复地址YRA未彼此对应，则列修复信号SYEB被去激活，且因此控制单元140的截止信号YIKILLB被去激活。当所述列地址CADD和测试信号TDBLEYI被使能时，正常解码器150忽略所述列地址CADD的最高有效位，并解码被接收的列地址CADD，以输出被解码的信号。正常解码器150可以激活对应于被解码的信号的所述正常列线BL〈1:N>。由于正常解码器150响应于测试信号TDBLEYI而忽略所述列地址CADD的最高有效位，故在所述正常列线BL〈1:N>当中的第一正常列线和第二正常列线最后可以被激活。
[0014]相反地，若所述列地址CADD和所述修复地址YRA彼此对应，则列修复信号SYEB被激活。冗余解码器160可以接收且解码所述列修复信号SYEB，并激活冗余单元阵列120的与被激活的列修复信号SYEB相对应的冗余列线RBL〈1:M>。接收所述列修复信号SYEB的控制单元140产生被激活的截止信号YIKILLB，且正常解码器150响应于截止信号YIKILLB而中断解码操作。亦即，即使当用于双列测试模式的测试信号TDBLEYI被激活时，正常解码器150响应于截止信号YIKILLB而不执行解码操作，且所述正常列线BL〈1:N>不被激活。
[0015]因此，当在双列测试模式中对应于所述列地址CADD的第一正常列线未被确定为有缺陷时，测试可以通过同时激活第一正常列线和第二正常列线而被执行，其中第一正常列线和第二正常列线具有除了其最高有效位之外与所述列地址CADD相同的地址。然而，当第一正常列线被确定为有缺陷时，冗余列线通过修复操作而被激活，且第二正常列线被去激活。换言之，在双列测试模式中，若第一正常列线被确定为有缺陷、且在第一正常列线和第二正常列线(就最高有效位来说，第一正常列线和第二正常列线具有不同地址)之间被修复时，可以不同时对剩余的第二正常列线执行测试。
【发明内容】
[0016]各种实施例指向一种半导体器件，其能在修复操作之后使用双列线的测试操作。
[0017]在一实施例中，一种修复电路可以包括正常解码器，适用于响应于第一控制信号而解码输入地址的部分输入地址；比较单元，适用于响应于第二控制信号而比较所述部分输入地址与修复地址的部分修复地址，且若所述部分输入位置与所述部分修复地址彼此对应，则比较单元产生列修复信号；以及冗余解码器，适用于响应于列修复信号而解码所述修复地址。
[0018]当第一控制信号被去激活时，正常解码器可以解码所有的输入地址。当第二控制信号被去激活时，比较单元可以比较所有的输入地址与所有的修复地址，且若所述输入地址与所述修复地址彼此对应，则比较单元产生列修复信号。
[0019]修复电路可以还包括复制控制单元，适用于响应于列修复信号而去激活正常解码器，以及可以响应于第二控制信号而被去激活。
[0020]第一控制信号可以为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
[0021]比较单元可以包括第一子比较部，适用于分别比较所述输入地址和所述修复地址的除了最高有效位之外的所述部分输入地址与所述部分修复地址，并输出比较结果；第二子比较部，适用于比较所述输入地址与所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址与所述修复地址的最高有效位彼此对应；以及合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
[0022]复制控制单元可以响应于列修复信号而产生用于去激活正常解码器的截止信号。
[0023]正常解码器可以包括:预解码器，适用于若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及主解码器，适用于选择对应于列解码信号的正常列线。
[0024]预解码器响应于第一控制信号而在不关注状态(don’ t care state)可以保留所述输入地址的最高有效位。
[0025]在一实施例中，一种半导体存储器件可以包括:存储单元阵列，包括正常列线和冗余列线；正常解码器，适用于解码输入地址，以及响应于第一控制信号而在不关注状态中通过保留所述输入地址的预定位而存取所述正常列线；比较单元，适用于比较所述输入地址与修复地址，并产生列修复信号，其中列修复信号用于存取所述冗余列线当中的冗余列线；以及复制控制单元，适用于当列修复信号被激活时产生截止信号，其中截止信号用于中断所述正常列线的存取，其中，响应于第二控制信号，比较单元输入地址和修复地址的预定位排除在比较目标之外，且复制控制单元将截止信号保持在预定电平。
[0026]第一控制信号可以为双测试模式信号，且第二控制信号可以为用于在双测试模式信号被激活之后的写入操作的信号
[0027]比较单元可以包括第一子比较部，适用于分别比较所述输入地址和所述修复地址的除了最高有效位之外的部分输入地址和部分修复地址，并输出比较结果；第二子比较部，适用于比较所述输入地址和所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址与所述修复地址的最高有效位彼此对应；以及合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
[0028]正常解码器可以包括预解码器，适用于若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及主解码器，适用于选择所述正常列线当中的对应于列解码信号的正常列线。
[0029]预解码器可以响应于第一控制信号而解码所述输入地址的除了预定位之外的部分输入地址。
[0030]半导体存储器件可以还包括冗余解码器，适用于响应于列修复信号而选择所述冗余列线当中的对应于列修复信号的冗余列线。
[0031]在一实施例中，一种用于操作包括正常列线和冗余列线的半导体存储器件的方法可以包括:比较输入地址与修复地址，其中输入地址和修复地址的除了其预定位之外的剩余位在双测试模式下的写入操作中被比较；若比较的比较结果为所述输入地址与所述修复地址彼此对应，则存取冗余列线；以及基于比较结果存取对应于所述输入地址的第一正常列线，其中，不管比较结果如何，第一正常列线和第二正常列线在双测试模式下的写入操作中被存取，其中所述第二正常列线对应于所述输入地址的剩余位而其预定位不同于第一正常列线。
[0032]比较输入地址和修复地址的除了所述预定位之外的剩余位可以包括:将所述输入地址与所述修复地址的最高有效位设定为彼此对应。
[0033]在双测试模下的写入操作的其他操作中，第一正常列线的存取可以包括:若所述输入地址与所述修复地址彼此对应，则中断第一正常列线的存取；以及若所述输入地址与所述修复地址彼此不同，则存取第一正常列线和第二正常列线。
【附图说明】
[0034]图1为说明传统半导体存储器件的示图。
[0035]图2为说明根据一实施例的半导体存储器件的例子的框图。
[0036]图3为说明图2中所示的第一比较单元的例子的框图。
[0037]图4为说明图3中所示的第一子比较部的例子的电路图。
[0038]图5为说明图3中所示的第二子比较部的例子的电路图。
[0039]图6为说明图2中所示的复制控制单元的例子的电路图。
【具体实施方式】
[0040]各种实施例将参考附图而