详述于下。然而，本发明可以以不同形式体现，且不应被解释为局限于文中所提的实施例。而是，这些实施例被提供以使说明书的公开是充分的且完整的，且将本发明的范围将全部传达给本领域技术人员。整份说明书的公开中，相同的附图标记代表本发明的实施例中所有各种图和实施例中相同的部件。
[0041]当提及到一元件被连接或被親接至其他元件时，应了解到前者可以被直接连接或耦接至后者，或通过其间的中间元件而电性连接或耦接至后者。另外，当描述到一物“包括”(或“包含”)或“具有”某些元件时，若无特定限制的话，应了解到其可以仅包括(或包含)或具有那些元件，或其可以包括(或包含)或具有那些元件及其他元件。除非直接说明，单数形态的词可以包括复数形态。
[0042]图2为说明根据一实施例的半导体存储器件的例子的框图。
[0043]请参照图2，半导体存储器件可以包括第一比较单元至第N比较单元210A, 210B, 210C,…，210D、冗余解码器220、复制控制单元230和正常解码器240。在下文中，包括一百二十八个正常列线和N个冗余列线且使用7位的列地址CADD〈0:6>的存储单元阵列将作为例子而被描述。
[0044]在半导体存储器件中，双测试模式信号TDBLEYI可以通过双列线测式模式而被激活，所述双列线测试操作用于通过驱动所述正常列线当中的两个正常列线而执行测试操作。双测试模式信号TDBLEYI可以通过接收通过模式寄存器设置产生的信号和用于表示是否进入测试模式的特定地址、并选择各种测试模式当中的双列线测试模式而被设定。
[0045]第一比较单元210A可以从外部(例如外部源或器件)接收列地址CADD〈0:6>、第一修复地址YRA0〈0: 6>和双测试写入信号TDBLEYI_WT。所述第一修复地址YRA0〈0: 6>可以自包括于半导体存储器中的储存器(图未示)而被接收，并储存用于修复操作的检测信息。在双测试模式信号TDBLEYI被激活之后，双测试写入信号TDBLEYI_WT在写入模式中可以被激活，且在读取模式中可以被去激活。第一比较单元210A可以比较所述列地址CADD〈0:6>和所述第一修复地址YRA0〈0:6>，并输出第一列修复信号SYEB〈0>。
[0046]当响应于双测试写入信号TDBLEYI_WT而比较所述列地址CADD〈0:6>和所述第一修复地址YRA0〈0:6>时，第一比较单元210A可以对除了最高有效位之外的剩余位执行比较操作。亦即，响应于双测试写入信号TDBLEYI_WT，第一比较单元210A可以将所述列地址CADD<0:6>的最高有效位与所述第一修复地址YRA0〈0:6>的最高有效位设定为彼此对应，并当所述列地址CADD〈0: 6>和所述第一修复地址YRA0〈0: 6>的除了最高有效位的所有剩余位彼此对应时输出第一列修复信号SYEB〈0>。
[0047]第二比较单元210B可以从外部接收列地址CADD〈0:6>、第二修复地址YRA1〈0:6>和双测试写入信号TDBLEYI_WT。第二比较单元210B可以比较所述列地址CADD〈0:6>与所述第二修复地址YRA1〈0:6>，并输出第二列修复信号SYEB〈1>。当响应于双测试写入信号TDBLEYI_ffT而比较所述列地址CADD〈0:6>与所述第二修复地址YRA1〈0:6>时，第二比较单元210B可以对除了最高有效位之外的剩余位执行比较操作。亦即，响应于双测试写入信号TDBLEYI_WT，第二比较单元210B可以将所述列地址CADD〈0:6>的最高有效位和所述第二修复地址YRA1〈0:6>的最高有效位设定为彼此对应，并当所述列地址CADD〈0:6>和所述第二修复地址YRA0〈0:6>的除了最高有效位的所有剩余位彼此对应时输出第二列修复信号SYEB〈1>。
[0048]在下述中，除了输入至相应的第三比较单元21C至第N比较单元21D的第三修复地址YRA2〈0: 6>至第N修复地址YRAN-KO: 6>是不相同的以外，第三比较单元21C至第N比较单元21D的组成元件和操作可以与第一比较单元21A和第二比较单元21B相同。
[0049]冗余解码器220可以解码第一列修复信号至第N列修复信号SYEB〈0:N-1>，并输出对应于所述第一列修复信号至第N列修复信号SYEB〈0:N-1>的N个冗余列选择信号SYI〈0:N-l>o
[0050]对应的冗余列线可以响应于自冗余解码器220输出的冗余列选择信号SYI〈0:N-1>而被激活。
[0051]复制控制单元230可以接收所述第一列修复信号至第N列修复信号SYEB〈0:N-1>和双测试写入信号TDBLEYI_WT。响应于双测试写入信号TDBLEYI_WT，不管所述第一列修复信号至第N列修复信号SYEB〈0:N-1>是否被激活，复制控制单元230都可以将截止信号YIKILLB保持在预定电平。举例来说，即使所述第一列修复信号至第N列修复信号SYEB<0:N-1>之一被激活时，复制控制单元230可以激活截止信号YIKILLB。然而，若双测试写入信号TDBLEYI_WT被激活，则不管所述第一列修复信号至第N列修复信号SYEB〈0:N-1>是否被激活，复制控制单元230可以都将截止信号YIKILLB去激活至预定电平。
[0052]正常解码器240可以包括第一预解码器至第三预解码器241，242，243和主解码器244。
[0053]第一预解码器241可以响应于截止信号YIKILLB而被施加并解码7位的列地址CADD<0:6>当中的2位的列地址CADD〈0:1>，并输出第一列解码信号LAY01〈0:3>。
[0054]第二预解码器242可以响应于截止信号YIKILLB而被施加并解码7位的列地址CADD<0:6>当中的2位的列地址CADD〈2:3>，并输出第二列解码信号LAY23〈0:3>。
[0055]第三预解码器243可以响应于截止信号YIKILLB和双测试模式信号TDBLEYI而被施加并解码7位的列地址CADD〈0:6>当中的3位的列地址CADD〈4:6>，并输出第三列解码信号LAY456〈0:7>。如上述，当使用双列线而执行测式模式时，双测试模式信号TDBLEYI可以被激活。响应于双测试模式信号TDBLEYI，第三预解码器243在不关注状态中可以保留3位的列地址CADD〈4:6>的最高有效位。
[0056]主解码器244可以响应于自第一预解码器至第三预解码器241，242，243输出的第一列解码信号至第三列解码信号LAYOKO:3>，LAY23〈0:3>，LAY456〈0:7>而输出正常列选择信号Π〈O: 127〉。
[0057]对应的正常列线可以响应于自主解码器244输出的正常列选择信号ΥΚ0:127〉而被激活。由于第三预解码器243不关注最高有效位，故通过主解码器244激活的正常列线可以为两个正常列线，这两个正常列线的地址具有除了最高有效位之外的相同剩余位。
[0058]以下，半导体存储器件的操作将被描述。
[0059]首先，双测试模式信号TDBLEYI被激活且双测试写入信号TDBLEYI_WT被去激活的情况将被叙述。
[0060]当双测试写入信号TDBLEYI_WT被去激活时，所述第一比较单元至第N比较单元201A，210B, 210C, 210D可以比较自外部而被接收的列地址CADD〈0:6>和第一修复地址YRA0<0: 6>至第N修复地址YRAN-KO: 6>，并输出比较结果作为第一列修复信号SYEB〈0>至第N列修复信号SYEB〈N-1>。
[0061]举例来说，当所述列地址CADD〈0:6>与所述第一修复地址YRA0〈0:6>相同时，第一比较单元210A可以输出被激活的第一列修复信号SYEB〈0>。响应于第一列修复信号SYEB〈0>，冗余解码器220可以解码第一列修复信号SYEB〈0>，并输出第一冗余列选择信号SYI〈0>。对应于被输出的第一冗余列选择信号SYI〈0>的第一冗余列线可以被激活。复制控制单元230可以响应于第一列修复信号SYEB〈0>至第N列修复信号SYEB〈N_1>当中的被激活的第一列修复信号SYEB〈0>而输出被激活的截止信号YIKILLB。所述第一预解码器至第三预解码器241，242，243可以响应于截止信号YIKILLB而被去激活。当所述第一预解码器至第三预解码器241，242，243被去激活时，主解码器241可以接收无效的列解码信号，且所述正常列线可以不被驱动。
[0062]相反地，将对双测试模式信号TDBLEYI被激活的情况进行描述，尤其是，双测试写入信号TDBLEYI_WT被激活且写入操作被执行。
[0063]当双测试写入信号TDBLEYI_WT被激活时，第一比较单元至第N比较单元210A, 210B, 210C,…，210D可以分别比较自外部而被接收的7位的列地址CADD<0:6>和7位的第一修复地址YRA0〈0:6>至第N修复地址YRAN-1〈0:6>的剩余位(除了最高有效位)。亦即，响应于双测试写入信号TDBLEYI_WT，所述第一比较单元至第N比较单元210A, 210B, 210C,…，210D可以由于比较结果而将最高有效位设定为彼此对应，并比较剩余的6位，且输出比较结果作为所述第一列修复信号至第N修复信号SYEB〈0:N-1>。
[0064]举例来说，若所述列地址CADD〈0: 5> (其对应于所述列地址CADD〈0: 6>的除了最高有效位CADD〈6>之外的剩余位)和所述第一修复地址YRA0〈0:5> (其对应于所述第一修复地址YRA0〈0:6>的除了最高有效位YRA0〈6>之外的剩余位)彼此对应，则第一列修复信号SYEB<0>可以响应于双测试写入信号TDBLEYI_WT而被激活。此外，当比较