非易失性存储器件及其操作方法
【专利说明】非易失性存储器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2014年10月13日向韩国知识产权局提交的申请号为10-2014-0137818的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
[0003]各种实施例总体涉及一种非易失性存储器件及其操作方法，更具体地，涉及一种三维非易失性存储器件的擦除操作。
【背景技术】
[0004]非易失性存储器件可以被分类为二维(2D)非易失性存储器件或三维(3D)非易失性存储器件。在2D非易失性存储器件中，串平行于衬底的方向来安置。在3D非易失性存储器件中，串安置在衬底的垂直方向上。例如，3D非易失性存储器件可以包括安置在衬底的垂直方向上的多个垂直沟道层。存储层围绕垂直沟道层。3D非易失性存储器件也可以包括沿着存储层层叠并彼此分开的多个字线。
[0005]然而，不同于2D非易失性存储器件，3D非易失性存储器件的字线是用不同的层来层叠的。因此，在字线之间可以存在电阻，且这种电气差异可以降低3D非易失性存储器件的操作可靠性。
【发明内容】
[0006]根据一个实施例的非易失性存储器件的操作方法可以包括:擦除包括在存储块的多个串中的存储单元。存储单元可以耦接在位线与公共源极线之间。该操作方法可以包括:对存储单元之中的具有低擦除速度的被选存储单元执行擦除验证操作。该操作方法可以包括:重复存储单元的擦除和擦除验证操作的执行，直到擦除验证操作通过为止。
[0007]根据一个实施例的非易失性存储器件可以包括:存储块，被配置用于储存数据；电路组，被配置用于对存储块执行测试操作和主擦除操作；以及储存单元，被配置用于储存关于包括慢单元的页的地址信息。该非易失性存储器件可以包括控制电路，控制电路被配置用于控制电路组来在主擦除操作期间擦除包括在存储块中的存储单元，来基于地址信息而对慢单元执行擦除验证操作，以及来执行主擦除操作直到擦除验证操作通过为止。
【附图说明】
[0008]图1是图示根据一个实施例的半导体器件的例示的示图。
[0009]图2是图示根据一个实施例的测试操作的例示的流程图。
[0010]图3是图示图2中示出的在测试擦除验证操作期间选择慢单元的方法的例示的示图。
[0011]图4是图示根据一个实施例的擦除操作的例示的流程图。
[0012]图5是图示具有三维结构的串的例示的透视图。
[0013]图6是图示根据第一实施例的擦除操作的例示的示图。
[0014]图7是图示根据第二实施例的擦除操作的例示的示图。
[0015]图8是图示根据一个实施例的具有三维结构的串的例示的透视图。
[0016]图9是图示根据第三实施例的擦除操作的例示的示图。
[0017]图10是图示根据第四实施例的擦除操作的例示的示图。
[0018]图11是图示包括根据一个实施例的半导体器件的固态驱动的例示的框图。
[0019]图12是图示包括根据一个实施例的半导体器件的存储系统的例示的框图。
[0020]图13是图示包括根据一个实施例的半导体器件的计算系统的例示的示意性框图。
【具体实施方式】
[0021 ] 在下文中，将参照附图来详细地描述实施例的各种示例。附图被提供以允许本领域技术人员理解各种实施例的范围。然而，本公开可以以不同形式来实现，而不应当被解释为局限于所陈述的实施例。相反地，提供这些实施例使得本公开将彻底且完整。此外，提供实施例以将本申请的范围充分地传达给本领域技术人员。
[0022]各种实施例总体而言可以涉及一种非易失性存储器件及其操作方法，该非易失性存储器件能够改善三维存储器件的擦除操作的可靠性。
[0023]图1是图示根据一个实施例的半导体器件1000的例示的示图。
[0024]参见图1，半导体器件1000可以包括被配置用于储存数据的存储单元阵列110和被配置用来执行存储单元阵列110的编程操作、读取操作或擦除操作的电路组120。半导体器件1000可以包括被配置用来控制电路组120的控制电路130。
[0025]存储单元阵列110可以包括彼此具有基本上相同的配置的多个存储块。存储块中的每个可以包括多个串。多个串中的每个可以包括储存数据的多个存储单元，且具有安置在关于衬底的垂直方向上或基本上垂直的方向上的三维结构。存储单元可以包括在其中储存一位数据的单电平单元(SLC)、在其中可以储存两位数据的多电平单元(MLC)、三电平单元(TLC)或四电平单元(QLC)。例如，在多电平单元(MLC)的每个中可以储存两位数据，在三电平单元(TLC)的每个中可以储存三位数据，而在四电平单元(QLC)的每个中可以储存四位数据。
[0026]电路组120可以包括电压发生器21、行解码器22和页缓冲器23。电路组120可以包括列解码器24和输入/输出电路25。
[0027]电压发生器21可以响应于操作命令信号0P_CMD来产生包括各种电平的操作电压。例如，为了执行擦除操作，电压发生器21可以产生例如(但不局限为)擦除电压Vera、通过电压Vpass、擦除验证电压Vf、选择导通电压VSL和管道导通电压VPL。电压发生器21可以产生用于各种操作所必需的各种电压。在擦除操作期间，擦除电压Vera、通过电压Vpass、擦除验证电压Vf、选择导通电压VSL和管道导通电压VPL可以被施加到行解码器22。
[0028]行解码器22可以选择包括在存储单元阵列110中的存储块中的一个。行解码器22可以响应于行地址RADD来选择包括在存储单元阵列110中的存储块中的一个，且可以将操作电压传送到连接至被选存储块的字线WL、漏极选择线DSL和源极选择线SSL。
[0029]页缓冲器23可以通过位线BL来连接或电耦接至存储块。页缓冲器23可以在编程操作、读取操作和/或擦除操作期间与被选存储块交换数据，并可以响应于页缓冲器控制信号PBSIGNALS来暂时地储存被传送的数据。
[0030]列解码器24可以与页缓冲器23交换数据。列解码器24可以响应于列地址CADD来与页缓冲器23交换数据。
[0031]输入/输出电路25可以将从外部设备传送来的命令信号CMD和地址ADD传送到控制电路130。输入/输出电路25可以将从外部设备传送来的数据DATA传送到列解码器24，以及将从列解码器24传送来的数据DATA输出到外部设备，或将数据DATA传送到控制电路130。
[0032]控制电路130可以响应于命令信号CMD和地址ADD来控制电路组120。控制电路130可以控制电路组120，使得电路组120可以在半导体器件1000的测试擦除操作期间判定慢单元并储存慢单元的地址。控制电路130可以在测试擦除操作之后执行擦除操作，而基于储存的地址信息仅对慢单元执行擦除验证操作。
[0033]图2是图示根据一个实施例的测试擦除操作的例示的流程图。
[0034]参见图2，可以在执行测试擦除操作(202)之前执行测试编程操作(201)。例如，测试编程操作可以通过用任意测试数据对包括在存储单元阵列110(见图1)中的存储块之中的被选存储块编程来执行。测试编程操作可以通过例如增量阶跃脉冲编程(ISPP)方法或者不执行编程验证操作来执行。
[0035]在完成测试编程操作之后，可以执行测试擦除操作(202) ο测试擦除操作可以通过施加测试擦除电压到耦接至被选存储块的位线、公共源极线以及管道线来执行。例如，测试擦除操作可以通过施加具有单脉冲的测试擦除电压到位线、公共源极线和管道线以预定的时间段、或者通过施加具有与测试擦除电压基本上相同的电平的多个擦除脉冲以预定的时间段来执行。
[0036]在擦除包括在被选存储块中的存储单元之后，可以从擦除的存储单元中选出慢单元，且被选慢单元的地址可以被储存(203)。为了判定慢单元，可以执行测试擦除验证操作。测试擦除验证操作可以通过使用测试验证电压来执行。例如，测试擦除验证操作可以通过施加测试验证电压到耦接至被选存储块的所有字线来执行。在测试擦除验证操作期间，具有比测试验证电压高的阈值电压的存储单元可以被选择作为慢单元，且关于包括被选慢单元的页的地址信息可以被储存在图1中示出的半导体器件1000的储存单元中。
[0037]页可以指耦接至同一字线的存储单元组。因此，在三维结构的半导体器件中，页可以指包括在被选存储块的同一层中的存储单元组。包括在半导体器件1000中的任意储存单元可以被用作在其中储存关于包括慢单元的页的地址信息的储存单元。例如，包括在图1中示出的控制电路130中的储存单元、包括在存储单元阵列110中的某些存储单元(例如，标志单元)可以被使用，以及仅储存通过测试操作而提取的页的地址的单独的储存单元可以被使用。
[0038]当对被选页的测试擦除验证操作的结果被判定为失败时，关于被选页的地址信息可以被储存在储存单元中。可以对存储块中的每个执行上述的测试擦除操作(201、202和203)。关于包括慢单元的页的地址信息可以根据每个存储块而变化。
[0039]图3是图示图2中示出的在测试擦除验证操作期间选择慢单元的方法的例示的示图。
[0040]参见图3，当测试擦除操作对被执行了测试编程操作的存储单元PV执行时，存储单元的阈值电压可以降低(310)。然而，尽管为相同的测试擦除电压，每个存储单元仍可以由于其电特性上的差异而以不同的速度擦除。擦除的存储单元的阈值电压(310)之中具有比测试验证电压Vf_test高的阈值电压(300)的存储单元可以以比具有低于测试验证电压Vf_test的阈值电压的存储单元慢的速率擦除。测试验证电压Vf_test可以被设置在OV与擦除验证电压之间。擦除验证电压可以指在擦除操作