专利名称：金属氧化物半导体电路结构的制作方法
技术领域：
本发明涉及一种半导体，尤指一种用于增加半导体的接面崩溃电压(Junction Breakdown Voltage)的金属氧化物半导体电路结构。
背景技术：
请参阅图1，如图1所示，为一公知n型金属氧化物半导体电路结构示意图。该公知N型金氧半导体包含一半导体组件10P、一特定形式的基底20P及一场氧化层(Field Oxide Layer)30P。该特定形式的基底(substrate)20P可为一P形井(P-well)基底。该场氧化层30P常用以隔绝两邻近的半导体组件10P。
在n型金属氧化物半导体电路结构的传统制程中，湿氧化法(wet oxidation)为一被广泛运用以形成场氧化层30P的已知技术。n型金属氧化物半导体电路结构于进行湿氧化程序时被暴露在富氧环境中。然而，在用以形成场氧化层30P的富氧环境下，氧气与液态分子间通常存在侧向扩散的问题，因而最终在半导体组件10P上形成一渐变(tapering)氧化层。这样起因于氧化程序时残留压力而形成一渐变氧化层的情形通常被称为鸟喙效应(Bird’s Beak Effect)。鸟喙效应很可能形成缺陷或自发性的结构损坏。这样的随机缺陷结构在相关领域通常被称为穿通效应(punch-through Effect)，将不可避免的降低整个金属氧化物半导体电路结构的总体效能和工作寿命。在公知技术的资料中，穿通效应在极小化的晶体管中发生的机率特别高，因为载子的低掺杂度问题通常发生在相关晶体管源极与集极空乏区的邻近区域。
因上述结果，防止穿通效应问题的技术已屡次地被提起。举例来说，可观的努力已被投入于增进相关半导体源极与集极空乏区邻近区域的载子掺杂度上。传统技术使用硼元素为P型掺杂，此种掺杂将于半导体组件10P与场氧化层30P连接面的邻近区域造成特别高的载子浓度。然而即使这样的方法理论上可行，仍难以在日趋精密复杂的金属氧化物半导体电路结构所造成的高接面崩溃电压下达成效能的一致性与可靠性。每一种不同的半导体有其不同的电性特征，一味增加各种半导体的硼浓度将导致某些半导体的不正常工作状态，最后影响整个金属氧化物半导体电路结构的总体效能。
同样的，在公知的P型金属氧化物半导体电路结构中，半导体组件10P与场氧化层30P连接面的邻近区域被掺杂以高浓度的磷元素以增加接面崩溃电压。此处将形成与N型金氧半导体电路相似的问题。
依此，当面对高涨的穿通效应与崩溃电压问题时，公知技术尚不足以达成令人满意的平衡，更枉论同时解决两者的问题了。
另一方面，参阅图2所示，为一集成电路常见线路，例如一个金氧半导体的示意图。公知的金氧半导体技术，尤其在次微米的互补性金氧半导体(CMOS)集成电路上，极易因导因于广泛原因的静电放电(electrostaticdischarge-ESD)问题造成损害。因此若干种类的静电保护电路用于阻隔静电放电能量直接接触相关的半导体结构。
这些静电保护电路的主要缺点为其占用了可观的电路面积。在这样一个追逐小还要更小的电子设备的时代，静电保护电路已成为目前缩减金属氧化物半导体电路结构物理面积的主要障碍，并间接的妨碍了电子设备微型化的可能。
因此，令人遗憾的，通过电路方式实现半导体集成电路对静电放电的保护的作法在实际应用上并不理想，甚至很快被需要更小更好电子设备的时代所淘汰。
发明内容
本发明的主要目的是提供一金属氧化物半导体电路结构，该金属氧化物半导体电路结构是用以增加相关半导体装置的接面崩溃电压并同时预防其穿通效应。
本发明的另一个目的是提供一个包含一多重保护层的金属氧化物半导体电路结构，该多重保护层用以替代耗占空间的公知静电保护电路。
本发明的另一个目的是提供一个金属氧化物半导体电路结构，其不包含用以增加崩溃电压并且减低穿通效应影响的复杂电路。因此，本发明可以降低制造成本，并提供一个低廉售价给予消费者。
本发明的另一个目的是提供一金属氧化物半导体电路结构，其可以纯粹以P型金属氧化物半导体的电路结构或纯粹以N型金属氧化物半导体电路结构实施，并可将本发明广泛应用于金属氧化物半导体。
为达上述目的，本发明提供一个金属氧化物半导体电路结构，包含一硅基底，其中包含导体掺杂于基底内；一半导体组件，其中包含一端点，与硅基版电性连接；一场氧化层，其形成于硅基底上与半导体组件端点间隔位置，是用于在场氧化层与半导体组件间形成工作区；以及一多重保护层，其沉积于工作区上，是利用半导体组件的端点与场氧化层连接，该多重保护层提供一介于半导体组件与硅基底间的截面崩溃路径以增加该半导体组件的截面崩溃电压。
图1为一公知的N型金属氧化物半导体电路结构示意图。
图2为一包含静电放电保护的公知金属氧化物半导体电路结构示意图。
图3为本发明最佳实施例中的N型金属氧化物半导体电路结构示意图。
图4为本发明最佳实施例中的P型金属氧化物半导体电路结构示意图。
图5为本发明最佳实施例中的金氧半导体方块示意图。
10P半导体组件20P特定形式的基底30P场氧化层(Field Oxide Layer)10 硅基底20 半导体组件21 端点 30 氧化层40 多重保护层50 工作区60 掺杂层具体实施方式
请参阅图3，是为根据本案较佳实施例的一金属氧化物半导体电路结构示意图。如图3所示，该金属氧化物半导体电路结构包含一硅基底(siliconsubstrate)10，最少包含一半导体组件(semiconductor device)20，一场氧化层(Field Oxide layer)30以及一多重保护层(poly-protective layer)40。
该硅基底10主要以硅构成，其后掺杂某些导体载子，以形成分别含有自由负电子与自由正电子的N型或P型半导体。依据图3中所描绘的最佳实施例，硅基底10可为P形井(P-well)基底、N形井(N-well)基底、P基底以及N基底之一。图3主要显示P形井(P-well)基底结构。举例来说，传统上掺杂磷元素或砷元素以形成一N基底，掺杂硼元素与镓元素以形成一P基底。
半导体组件20可被视为一晶体管，其中包含至少一个端点21，该半导体组件置于硅基底10上并与其电性连接。依据最佳实施例，该晶体管包含一闸极端点、一集极端点以及一源极端点，该端点21为一N+掺杂物且可择一运用在源极端点或集极端点以此形成N型金氧半导体。值得一提的是其它的半导体也有可能用来组成半导体组件20，例如一二极管或一个特别的感应器。
一场氧化层30，该场氧化层30形成于硅基底10上与该半导体组件20端点间隔位置，是用以于该场氧化层30与该半导体组件20间形成一工作区。此外，该场氧化层30可视为一绝缘体，用以隔绝用于特定半导体应用的金属氧化物半导体电路结构中两个或更多的半导体组件20。
一多重保护层40，是覆盖于该工作区50上，该多重保护层40电性连接该半导体组件20端点与该场氧化层30，其中该多重保护层40提供一介于半导体组件20与硅基底10间的截面崩溃路径以增加该半导体组件的截面崩溃电压。
根据本发明的较佳实施例，为了防止邻近半导体组件20，或称N-P接面(N-Pjunction)区域的穿通效应，一障碍边界被置于N+掺杂物端点21与硅基底10之间，该金属氧化物半导体电路结构更包含一嵌入掺杂层60，其是形成于该场氧化层30与该硅基底10之间，电性连接硅基底10与半导体组件20。这样的方法中，与金氧半导体布局的其它区域相比，该嵌入掺杂层60于该场氧化层30之下、该金属氧化物半导体电路结构中N-P接面邻近区域的浓度被提高，其中该嵌入掺杂层60被其它结构覆盖。如图3所示，该嵌入掺杂层60于P形井(P-well)基底10中可以掺杂硼元素实施，其中浓度增高的嵌入掺杂层60可在N-P接面处的邻近区域被发现。
为了有效率的制造该金氧半导体，于半导体组件端点21(N+掺杂)电性嵌入该硅基底10之前，该多重保护层60需先覆盖于该硅基底10与该工作区50之上。因此，其最终电性连接关系将为由半导体组件21通过多重保护层40连接至N-P接面中的嵌入掺杂层60。
必需注意到的是，公知且不包含多重保护层40的特定N型金属氧化物半导体电路结构，其可能崩溃路径如下半导体组件端点21(N+掺杂)→P形井(P-well)硅基底10+于场氧化层之下的嵌入掺杂层60(P型掺杂)。
经验指出公知电路布局的平均崩溃电压值约略为10伏特。
然而，依据本发明较佳实施例中以多重保护层40覆盖的情形下，该崩溃路径可被替代如下半导体组件端点21(N+掺杂)→多重保护层40(P形井(P-well)硅基底10)。
其造成的崩溃电压被期待增加到约略14伏特。崩溃电压的增加最终增进了整个金属氧化物半导体电路结构的耐久度与效能。
请参阅图4，该图显示了本发明的一个变化实施例，其硅基底10为N形井(N-well)硅基底10)，且该半导体组件20’的半导体组件端点21’为P+型掺杂以组成本发明的P型金氧半导体电路结构。
依据前述提及的实施例，该多重保护层40’被置于工作区50’上通过半导体组件20’的端点与场氧化层30’电性连接，其中多重保护层40’提供一个介于半导体组件20与硅基底10之间的截面崩溃路径且该硅基底10’可用以增加半导体组件20’的截面崩溃电压。
对本P型金属氧化物半导体电路结构而言，为了在邻近半导体组件20’端点或邻近该N-P接面处防止穿通效应的发生，该嵌入掺杂层60’被置入场氧化层30’与该半导体结构20’之间。这样的方法中，该嵌入掺杂层60’于该场氧化层30’之下的浓度被提高且该金属氧化物半导体电路结构中N-P接面邻近区域的嵌入掺杂层60’浓度与金氧半导体布局的其它区域相比也被提高，其中该嵌入掺杂层60’被其它结构覆盖。于该变化实施例中，该嵌入掺杂层60于N形井(N-well)基底10中可以掺杂磷元素实施，其中提高浓度的嵌入掺杂层60可在N-P接面处的邻近区域被发现。其大于一的隔离参数可能在氧化层30下造成管通效应(piping up effect)。
又，于半导体组件端点21(P+掺杂)电性嵌入该硅基底10之前，该多重保护层60’需先覆盖于该工作区50’之上。以此，其最终电性连接关系将为由半导体组件21’通过多重保护层40’连接至N-P接面中的嵌入掺杂层。
因此需注意公知且不包含多重保护层40’的特定P型金属氧化物半导体电路结构，其可能崩溃路径如下半导体组件端点21’(P+掺杂)→N形井(N-well)硅基底10’+于场氧化层之下的嵌入掺杂层60’(N型掺杂)。
经验指出公知电路布局的平均崩溃电压值约略为10伏特。
然而，依据本发明较佳实施例中以多重保护层40’覆盖的情形下，该崩溃路径可被替代如下半导体组件端点21’(P+掺杂)→多重保护层40’(N形井(N-well)硅基底10)。
其造成的崩溃电压被期待增加到约略13伏特。崩溃电压的增加最终增进了整个金属氧化物半导体电路结构的耐久度与效能。本变化实施例中特指一种P型金属氧化物半导体电路结构。
请参阅图5，该图显示了本发明的金属氧化物半导体电路结构一个特定的运用。具体来说，该多重保护层40’覆盖于工作区(50)50’上介于一半导体的源极端或集极端之间，例如一个晶体管，与其各自的场保护层30(30’)，因此静电放电可被确实的阻隔以最小化半导体组件20(20’)的端点21(21’)的损坏，最终避免整个半导体电路的损坏。
因此，静电保护电路的使用可被前述工作区50(50’)上的多重保护层40(40’)所取代，以避免通常于特定金氧半导体中利用静电保护电路造成的可观电路面积损失。
由上所述，显示前述本发明的目的已被具体实现。本发明有效的提供一个简单、经济并且有效的方法用以隔绝典型金氧半导体电路中静电放电效应的影响，且为半导体组件20(20’)创造一个新的崩溃路径以增加其崩溃电压。
上述实施例仅用以说明本发明，而非用以限定本发明。
权利要求
1.一种金属氧化物半导体电路结构，其特征在于，包含一硅基底，该硅基底中有导体载子掺杂；一半导体组件，该半导体组件具有一端点，电连接硅基底；一场氧化层，形成于硅基底上与半导体组件端点间隔位置，用以于该场氧化层与半导体组件间形成一工作区；以及一多重保护层，覆盖于工作区上，该多重保护层电性连接半导体组件端点与场氧化层，其中该多重保护层提供一介于半导体组件与硅基底间的截面崩溃路径以增加半导体组件的截面崩溃电压。
2.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，更包含一嵌入掺杂层，其是形成于场氧化层与硅基底之间与工作区之上，该嵌入掺杂层位于场氧化层之下，半导体组件的端点邻近区域与基底的浓度被提高，以防止该半导体组件出现穿通效应。
3.如权利要求2所述的金属氧化物半导体电路结构，其特征在于，所述多重保护层于覆盖半导体组件前先覆盖硅基底，使该多重保护层嵌入硅基底与该硅基底电性连接，以提供经由半导体组件至该多重保护层最后到达嵌入掺杂层的崩溃路径，用以增加半导体组件的崩溃电压。
4.如权利要求3所述的金属氧化物半导体电路结构，其特征在于，具有一P型嵌入层，其中嵌入掺杂层的掺杂元素为硼元素，是覆盖于场氧化层与硅基底之间，该嵌入掺杂层位于场氧化层之下与半导体组件的端点邻近区域的浓度被提高。
5.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件端点为N型掺杂且该端点可为该半导体组件中的一源极端或一集极端。
6.如权利要求4所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件端点为N型掺杂且该端点可为该半导体组件中的一源极端或一集极端。
7.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，所述硅基底为N形井基底。
8.如权利要求6所述的金属氧化物半导体电路结构，其特征在于，所述硅基底为P形井基底。
9.如权利要求7所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件的崩溃电压约略为14伏特。
10.如权利要求8所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件的崩溃电压约略为14伏特。
11.如权利要求3所述的金属氧化物半导体电路结构，其特征在于，具有一N型嵌入层，其中嵌入掺杂层的掺杂元素为磷元素，是覆盖于场氧化层与硅基底之间，该嵌入掺杂层位于场氧化层部分与半导体组件的端点邻近区域的浓度被提高。
12.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件端点为P型掺杂且该端点可为半导体组件中的一源极端或一集极端。
13.如权利要求11所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件端点为P型掺杂且该端点可为该半导体组件中的一源极端或一集极端。
14.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，所述硅基底为N形井基底。
15.如权利要求13所述的金属氧化物半导体电路结构，其特征在于，所述硅基底为N形井基底。
16.如权利要求14所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件的崩溃电压约略为13伏特。
17.如权利要求15所述的金属氧化物半导体电路结构，其特征在于，所述半导体组件的崩溃电压约略为13伏特。
18.如权利要求1所述的金属氧化物半导体电路结构，其特征在于，所述多重保护层是覆盖工作区与半导体组件端点上，该多重保护层用于阻隔该金属氧化物半导体电路结构中的静电放电效应以避免于该金属氧化物半导体电路结构中使用前述静电保护电路。
19.如权利要求10所述的金属氧化物半导体电路结构，其特征在于，所述多重保护层是覆盖工作区与半导体组件端点上，该多重保护层用于阻隔该金属氧化物半导体电路结构中的静电放电效应以避免于该金属氧化物半导体电路结构中使用前述静电保护电路。
20.如权利要求17所述的金属氧化物半导体电路结构，其特征在于，所述多重保护层是覆盖工作区与半导体组件端点上，该多重保护层用于阻隔该金属氧化物半导体电路结构中的静电放电效应以避免于该金属氧化物半导体电路结构中使用前述静电保护电路。
全文摘要
本发明涉及一种金属氧化物半导体电路结构，该金属氧化物半导体电路结构包含一硅基底、一半导体组件、一场氧化层以及一多重保护层。该硅基底掺杂一种导体载子，其中该半导体组件与该硅基底电性连接。该场氧化层形成于该硅基底上与半导体组件端点相邻位置，是用以在该场氧化层与该半导体组件间形成一工作区。该多重保护层覆盖于工作区上以半导体组件端点与场氧化层连接，其中该多重保护层提供一介于该半导体组件与该硅基底间的截面崩溃路径，该截面崩溃路径是用以增加该半导体组件的截面崩溃电压。
文档编号H01L23/60GK1783510SQ200510115418
公开日2006年6月7日 申请日期2005年11月3日 优先权日2004年11月29日
发明者方振宇, 陈维忠, 李深地, 余建朋, 王一诚 申请人:台湾类比科技股份有限公司