专利名称：一种半导体整流器件及其制造方法
技术领域：
本发明涉及功率半导体MOS器件及其制造方法，特别涉及一种半导体整 流器件及其制造方法。这种MOS器件保留了肖特基势垒整流二敗管的优点， 同时具有正向快速导通，反向漏电低，导通电压Vf可由离子注入剂量调节 等特点。另外，该器件不需要势垒贵金属，可以采用标准CMOS硅工艺制 作，因此器件的可靠性较高而成本可以大大降低。
技术背景肖特基势垒整流二极管是以贵金属(如金、银、铂、钛、镍、钼等)A 为正极，N型半导体B为负极，在二者接触面上形成具有整流特性的异质结 势垒而制成的一种半导体器件.其工作原理是N型半导体中存在着大量的 电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的B中向浓度 低的A中扩散。金属A中没有空穴，也就不存在空穴自A向B的扩散运动。 随着电子不断从B扩散到A， B表面上的电子浓M面逐渐降低，表面电中 性被破坏，于是就形成内建电场，方向为B—A。在该电场作用之下，A中 的电子也会产生从A —B的漂移运动，从而削弱了由于扩糸:运动而形成的电 场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不 同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。 /如图1-6所示，典型的肖特基整5lt^极管是以N- / N+型半导体外延基片 为基础，在其上表面淀积阳极(阻档层)金属，例如柏金等，经过密切接触 以后便形成肖特基势垒；当肖特基整流^fel管两端加上正偏压时，金属A和 N型基片B分别接电源的正、负极，此时势垒宽度W变窄；反之，加负偏 压时，势垒宽度W则增加.由此可见，肖特基势垒结构具有类似于晶^ 极管的整流效应，所以又称作肖特基势垒整流二极管。近年来，随着功率半导体设计和制造工艺技术的飞iliL艮，人们设计和 制造了各种各样的肖特基势垒整流^L管。由于低功耗、超高速，它被广泛 应用于开关电源、变频器、驱动器，探测，防护或微波通信等电路领域，作 为高频、低压、大电流的整流4管、续流^fel管、保护4管、小信号检 波二极管等。但是，有时因为需要较高的势垒特性，必须使用特殊的势垒金属，如贵 金属铂等，因而导致其制造工艺存在以下不足之处1) 由于势垒是由势垒金属与N型半导体的异质结构成，其相应的正向导 通阈值电压Vf主要由势垒高度决定，而为满足各种各样的Vf需求在制造中需要调节势垒高度，势必需要调节势垒金属组成及形成，从而导致工艺复杂 化而难以满足多样性需求；2) 肖特基势垒整流二敗管存在因漏电流较大而导It良向功松艮高，并且 此问题随温度升高而加剧，从而引发电源可靠性问题；3) 如果使用重^r属，由于沾污问题，其制作与普通CMOS工艺难兼容;4) 如果使用贵金属材料，则制作成本高；为此，如何保留肖特基势垒整流二极管的优点，克服上述不足是一些相 关发明着重研究的课题.目前中国专利CN12482980开了一种《制造半导体整流器件的方法及 所得器件》，其发明的基本思想在于 一种垂直半导体整流器件，由一等效 的PN结和垂直MOS管并Wa成；在加正向电压时，由于并联的垂直MOS 管栅漏短接，使其沟道快速开启，从而使整个器件能在较低电压下导通，提 高了开关iUL在加反向电压时，MOS管栅源短接，MOS管截止，与MOS 管并联的PN结负担反向偏压，反向漏电流由PN结决定.该器件具有较短 的平緩的沟道摻杂区，从而改善了上部源/漏N+区与沟道P-区形成的PN 的特性，提高了有效电流密度，降低了大电流工作状态下的JFET效应。然而，如图7所示，由于垂直MOS管的上部源/漏N+区24面积较大， 而且位于等效的PN结区66上方，因此存在以下问题一是对于等效的PN结区66,由于其上方有上部源/漏N+区24存在，从 上往下看便形成了上电极32、上部源/漏N+区24、第二P-扩散区42、 N-外延层22/N+衬底层20和下电极34串联结构，等效于一NPN三极管，而非 单纯的PN结，导致固有的容抗和阻抗寄生效应较大；二是对于垂直MOS管，由于上部源/漏N+区24位于等效的PN结区66 和沟道緩变PN结36上方，此垂直MOS管的源/漏N+区等效结面积相应较 大，因而结反向漏电流也较大，导ft良向功耗^依然较高。 发明内容本发明提供一种半导体整流器件及其制造方法，其目的是为了解决垂直 MOS管的上部源/漏N+区面积较大以及分布不合理所带来的问题。为达到上述目的，本发明采用的第一个技术方案是 一种垂直半导体整 流器件的制造方法，其创新在于上电M过栅电极侧面下方的上部源/漏区、构，其中上部源/漏区通过以下工序形成a. 在栅电极光刻和腐蚀工序之后，对半导M片第一主表面暴露出来的 区域进行N型离子注入；b. 在N型离子注入之后，对所述半导M片第一主表面暴露出来的区域 进行挖硅腐蚀，在栅电极的侧面下方区域残留的N型离子经过快速热退火形 成上部源/漏区。上述技术方案中的有关内容解释如下1. 上述方案中，对于一个半导M片来说有两个主表面，其中，第一主 表面是指半导M片具有N-外延层的正面，第二主表面是指半导M片具 有N+衬底层的背面。2. 上述方案中，所述"上部源/漏区"是指位于半导体硅片正面的N+区， 作为垂直MOS管的上部源或漏；所述"下部漏/源区"是指位于半导M片 背面的N+区，作为垂直MOS管的下部漏或源。3. 上述方案中，当垂直MOS管区在施加正向电压时，上部源/漏区(N十 区)为漏极，下部漏/源区(N+衬底层)为源极；当垂直MOS管区在施加反 向电压时，上部源/漏区(N+区)为源极，下部漏/源区(N+衬底层)为漏极。4. 上述方案中，所述"栅电极光刻和腐蚀工序"是指制作垂直半导体 MOS管多晶硅栅电极的工艺。所述"第一主表面暴露出来的区域"是指除 去多晶硅栅电极区域以外的有源区.5. 上述方案中，所述挖硅腐蚀是采用等离子刻蚀的方式选择性地腐蚀硅， 这个硅是指半导体硅片第一主表面暴露出来的区域。为达到上述目的，本发明采用的笫二个技术方案是 一种半导体整流器 件，在俯视平面上，该器件有源区包含排布的各个整流单元；各个整流单元 通过上、下电极并M务体；其中，每个整流单元由PN结区与垂直半导体 MOS管区相邻组合而成；其创新在于在截面上，所述PN结区自上而下由上电极、第二P-扩散区、N-外延 层、N+衬底层和下电极构成；其中，笫二P-扩散区与N-外延层形成PN 结二极管；在截面上，所述垂直半导体MOS管区自上而下由上电极、多晶硅层、栅 氧化层、上部源/漏区、沟道区、作为下部漏/源区的N-外M/N+衬底层和 下电极构成；其中，垂直半导体MOS管区的上电极与PN结区的上电^U1同一制造层，相应的N -外延层、N+衬底层和下电极亦分别属于同一制造层； 经过挖硅腐蚀后残留的上部源/漏区位于栅电极的侧面下方区域，上部源/漏 区的上方与栅氧化层接触，靠PN结区一侧的端面与上电极接触，上部源/ 漏区的另一侧及下方与沟道区相连；沟道区的上方与栅氧化层接触，另一侧 及下方与N -外延区相连；所述垂直半导体MOS管区与PN结二敗管区通过上、下电极并联形成一 个复合结构的整流单元.上述技术方案中的有关内容解释如下1. 上述方案中，垂直MOS管区在施加正向电压时，上部源/漏区(N+ 区)为漏极，下部漏/源区(N+衬底层)为源极，多晶硅层为栅极，第二 P -扩散区表面为沟道形成区；垂直MOS管区在施加反向电压时，上部源/ 漏区(N+区)为源极，下部漏/源区(N+衬底层)为漏极，多晶硅层为栅极， 笫二p-扩散区表面为沟道形成区，以此构成垂直MOS管。2. 上述方案中，为了保护半导体器件，在俯枧平面上，该器件有源区包 含排布的一个以上的保护二敗管；该保护二敗管由P型杂质注入推结后的第 一 P -扩散区与N -外延层形成的PN结构成。3. 上述方案中，为了保护半导体器件，在俯视平面上，该器件有源区外 围设有至少一个床护环；该保护环由P型杂质注入推结后的笫一P-扩散区 与N -外延层形成的PN结构成。为达到上述目的，本发明采用的第三个技术方案是 一种半导体整流器 件的制造方法，包括下列工艺步骤a) 提供N型掺杂的具有两个相对主表面的半导体硅片；b) 于笫一主表面上生长第一氧化硅层；c) 第一次光刻形成第一P-扩散区腐蚀掩蔽图形；d) 进行笫一氧化硅层腐蚀以打开第一P-扩散区窗口；e) P型离子注入，高温推结形成第一P-扩散区；f) 第二次光刻形成有源区腐蚀掩蔽图形；g) 对有源区窗口区域进行氧化硅湿法腐蚀；h) 第二氧化硅层生长；i) 于此第二氧化硅层上生长多晶硅层；j)第三次光刻形成多晶硅栅腐蚀掩蔽图形； k)进行多晶硅栅腐蚀以形成栅电极；1)在栅电极多晶m择性腐蚀之后，对半导M片第一主表面暴露出来的区域进行N型离子注入；m )在N型离子注入之后，对所述半导朱法片第一主表面暴露出来的区域进行挖硅腐蚀，在栅电极的侧面下方区域残留的N型离子经过快速热退火形成上部源/漏区；n)进行至少一次P型离子注入形成第二P-扩散区，以作为沟道区。 由于上述技术方案的运用，本发明与中国专利CN1248298C相比具有下列优点和效果1. 本发明采用了挖硅腐蚀工艺，去除了多晶硅光刻腐蚀W暴露出来的 N+注入区，对于等效PN结区来说，其结果是用单一的PN结替代了原来的 NPN管，所以本发明的整流器件具有更小的PN结寄生效应。同时，由于降 低了寄生效应，相应提高了单位截面积的结特性，为提高器件单元密度辟出 了空间。2. 本发明采用了挖硅腐蚀工艺，去除了多晶硅光刻腐蚀之后暴露出来的 N+注入区，对于等效的垂直MOS管区，其结果^残余的位于栅电极的侧 面下方N型离子经过快速热退火形成上部源/漏区，从而大幅度的减少了上 部源/漏区的有效结面积，所以本发明整流器件具有更小的反向漏电流，相应 降低了整流器件的功耗。3. 本发明整流器件由于单元密度提高可以大幅度降低整流器件的制造成本。
附图1为现有典型的肖特基整流二极管结构示意图；附图2为现有典型的肖特基整流二极管剖面示意图；附图3为现有典型的肖特基整流二极管实物示意图；附图4为现有肖特基整流二欧管两端加正向偏压时势垒宽度状态示意图；附图5为现有肖特基整流二极管两端加反向偏压时势垒宽度状态示意图；附图6为现有普通肖特基整流二极管能带示意图；附图7为本发明半导体整流器件等效能带图；附图8为本发明半导体整流器件等效电路图；附图9为中国专利CN1248298C半导体整流器件主剖面示意图；附图IO为本发明实施例半导体整流器件俯视平面示意图；附图11为本发明实施例半导体整流器件主剖面示意图；附图12-16为本发明实施例整流器件工艺制作流程示意图。以上附图中1、保护二敗管；3、垂直半导体MOS管区；20、 N+衬底 层；21、上部源/漏区；22、 N-夕M4^; 23、第一P-扩散区；24、上部源/ 漏N+区；25、第一氧化M; 26、多晶硅栅电极；27、挖珪腐蚀处；28、 保护环；30、保护4管；32、上电极；34、下电极；36、沟道PN结；38、 沟道区；40、光刻胶；42、第二P-扩散区；50、场氧化层；56、栅氧化层； 66、 PN结区。
具体实施方式
下面结合附图及实施例对本发明作进一步描述实施例一 一种半导体整流器件，如图10所示，在俯视平面上，该半导体整流器件有源区由排布的各个整 流单元和排布的各个保护4管1组成。各个整流单元通过上、下电极并联 成整体，其中，每个整流单元由PN结区66与垂直半导体MOS管区3相邻 组合而成.有源区的外围设有保护环28。如图ll所示，在截面上，所述PN结区66自上而下由上电极32、第二P -扩散区42、 N-外延层22、 N+衬底层20和下电极34构成，其中，第二P -扩散区42与N -外延层22形成所述PN结区。如图11所示，在截面上，所述垂直半导体MOS管区3自上而下由上电 极32、多晶硅栅电极26、栅氧化层56、上部源/漏区21、沟道区38、作为 下部漏/源区的N-外延层22/N+衬底层20和下电极34构成。其中，垂直半 导体MOS管区3的上电极32与PN结区66的上电极32是同一制造层，相 应的N -外延层22、 N+村底层20和下电极34亦分别属于同一制造层。经 过挖硅腐蚀后残留的上部源/漏区21位于多晶珪栅电极26的侧面下方区域， 上部源/漏区21的上方与栅氧化层56接触，靠PN结区66 —侧的端面与上 电极32接触，上部源/漏区21的另一侧及下方与沟道区38相连。沟道区38 的上方与栅氧化层56接触，另 一侧及下方与N -外延层22区相连。所i^Ji 部源/漏区21 ^!指位于半导朱眭片正面的N+区，作为垂直半导体MOS管的 上部源或漏。所述下部漏/源区是指位于半导M片背面的N+区(N+衬底层 20)，作为垂直半导体MOS管的下部漏或源。当垂直MOS管区3在施加正 向电压时，上部源/漏区21 (N+区)为漏极，下部漏/源区(N+衬底层20) 为源极，多晶^为栅极，第二 P-扩散区42表面为沟道形成区；当垂直 MOS管区3在施加反向电压时，上部源/漏区21 (N+区)为源极，下部漏/源区(N+衬底层20)为漏极，多晶硅层为栅极，第二P-扩散区42表面为 沟道形成区，以此构成垂直半导体MOS管3。所述垂直半导体MOS管3与PN结区66形成的4管通过上电极32、 下电极34并联形成一个复合结构的整流单元。为了保护半导体器件，在俯视平面上(见图10),有源区内的保护二极管 1由P型杂质注入推结后的第一 P —扩散区与N —外延层形成的PN结构成 (图ll中未画出)。为了保护半导体器件，见图10所示，有源区外围的保护环28由P型杂 质注入推结后的第一 P -扩散区23与N -外延层22形成的PN结构成。实施例二 一种半导体整流器件的制造方法，包括下列工艺步骤 图12为整流器件工艺制作流程示意图表示生长第一承/tt^g/第一P -扩 散区光刻腐蚀/B+注入。具体工艺步骤是a) 提供N型掺杂的具有两个相对主表面的半导体眭片。其中，第一主表 面是指半导M片具有N -外延层的正面，第二主表面是指半导M片具有 N+衬底层的背面。b) 于第一主表面上生长第一氧化硅层25。c) 第一次光刻形成第一P-扩散区23腐蚀掩蔽图形。d) 进行第一氧化硅层M腐蚀以打开笫一P-扩散区23窗口， ej P型离子注入。图13为整流器件工艺制作流程示意图表示高温推结/有源区光刻/有源区 腐蚀。具体工艺步骤是e2)在P型离子注入后，高温推结形成第一P-扩散区23。第一P-扩 散区23与N -外延层22形成保护环28和保护二欧管1 (保护二fe管1图中 未画出)。f) 第二次光刻形成有源区腐蚀掩蔽图形。g) 对有源区窗口区域进行氧化硅湿法腐蚀。图14为整流器件工艺制作流程示意图表示笫二氧^tt^^层生长/多晶硅生 长/多晶珪栅电极光刻&腐蚀/As注入。具体工艺步骤是h) 第二氧化硅层生长。i) 于此第二氧化硅层上生长多晶硅层。j)第三次光刻形成多晶珪栅腐蚀掩蔽图形.k)进行多晶硅栅腐蚀以形成栅电极26。1)在栅电极多晶a择性腐蚀之后，对半导M片第一主表面暴露出来 的区域进行N型离子注入。其中，笫一主表面暴露出来的区J^1指除去多晶 硅栅电极26区域以外的有源区。图15为整流器件工艺制作流程示意图表示挖硅腐蚀/B注^VRTA退火(快 速热退火)。具体工艺步骤是m )在N型离子注入之后，对所述半导M片第一主表面暴露出来的区 域进行挖硅腐蚀(见挖硅腐蚀处27 ),在栅电极26的侧面下方区域残留的N 型离子经过快速热退火形成上部源/漏区21。所述挖硅腐蚀U用等离子刻 蚀的方式选择性地腐蚀硅，这个珪是指半导M片第一主表面暴露出来的区 域(见挖硅腐蚀处27)。n)进行至少一次P型离子注入形成第二P-扩散区42，以作为沟道区。 这样垂直半导体MOS管在施加正向电压时，上部源/漏区21 (N+区)为漏 极，下部漏/源区(N+衬底层20)为源极，多晶硅层26为栅极，第二P-扩 散区42表面为沟道形成区。在施加反向电压时，上部源/漏区21 (N+区)为 源极，下部漏/源区(N+衬底层20)为漏极，多晶^26为栅极，第二P-扩散区42表面为沟道形成区，以此构成垂直MOS管。图16为整流器件工艺制作流程示意图表示金属化/背面金属。具体工艺步 骤是o)正面金属化形成上电极32,背面金属形成下电极34.上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项 技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保 护范围。凡M本发明精神实质所作的等效变化或修饰，都应涵盖在本发明 的保护范围之内。
权利要求
1.一种垂直半导体整流器件的制造方法，其特征在于上电极通过栅电极侧面下方的上部源/漏区、栅电极下方的沟道区和背面的下部漏/源区与下电极连接形成垂直半导体结构，其中上部源/漏区通过以下工序形成a.在栅电极光刻和腐蚀工序之后，对半导体硅片第一主表面暴露出来的区域进行N型离子注入；b.在N型离子注入之后，对所述半导体硅片第一主表面暴露出来的区域进行挖硅腐蚀，在栅电极的侧面下方区域残留的N型离子经过快速热退火形成上部源/漏区。
2. 根据权利要求1所述的制造方法，其特征在于所述挖硅腐蚀^用等 离子刻蚀的方式选择性地腐蚀珪。
3. —种半导体整流器件，在俯视平面上，该器件有源区包含排布的各个整 流单元；各个整流单元通过上、下电极并联成整体；其中，每个整流单元由 PN结区与垂直半导体MOS管区相邻组合而成；其特征在于在截面上，所述PN结区自上而下由上电极、第二 P -扩散区、N —外延层、 N+衬底层和下电极构成；其中，第二P-扩散区与N-外延层形成PN结J^fel管；在截面上，所述垂直半导体MOS管区自上而下由上电极、多晶硅层、栅 氧化层、上部源/漏区、沟道区、作为下部漏/源区的N-外M/N+衬底层和 下电极构成；其中，垂直半导体MOS管区的上电极与PN结区的上电极是同 一制造层，相应的N-夕卜延层、N+衬底层和下电极亦分别属于同一制造层； 经过挖珪腐蚀后残留的上部源/漏区位于栅电极的側面下方区域，上部源/漏区 的上方与栅氧化层接触，靠PN结区一侧的端面与上电极接触，上部源/漏区 的另一侧及下方与沟道区相连；沟道区的上方与栅氧化层接触，另一侧及下方 与N-外延区相连；所述垂直半导体MOS管区与PN结4管区通过上、下电极并联形成一 个复合结构的整流单元。
4. 根据权利要求3所述的半导体整流器件，其特征在于在俯视平面上， 该器件有源区包含排布的一个以上的保护二敗管；该保护4管由P型杂质 注入推结后的第一 P —扩散区与N 一外延层形成的PN结构成。
5. 根据权利要求3所述的半导体整流器件，其特征在于在俯视平面上， 该器件有源区外围设有至少一个保护环；该保护环由P型杂质注入推结后的 第一 P -扩散区与N —外延层形成的PN结构成。6. —种半导体整流器件的制造方法，其特征在于包括下列工艺步骤a) 提供N型掺杂的具有两个相对主表面的半导体硅片；b) 于第一主表面上生长第一氧化硅层；c) 第一次光刻形成第一P-扩散区腐蚀掩蔽图形；d) 进行笫一氧化硅层腐蚀以打开第一P-扩散区窗口；e) P型离子注入，高温推结形成第一P-扩散区；f) 第二次光刻形成有源区腐蚀掩蔽图形；g) 对有源区窗口区域进行氧化硅湿法腐蚀；h) 第二氧化硅层生长；i) 于此第二氧化硅层上生长多晶硅层；j)第三次光刻形成多晶硅栅腐蚀掩蔽图形； k)进行多晶硅栅腐蚀以形成栅电极；1)在栅电极多晶硅选择性腐蚀之后，对半导化珪片第一主表面暴露出来的 区域进行N型离子注入；m)在N型离子注入之后，对所述半导体硅片第一主表面暴露出来的区域 进行挖硅腐蚀，在栅电极的侧面下方区域残留的N型离子经过快速热退火形 成上部源/漏区；n)进行至少一次P型离子注入形成第二P-扩散区，以作为沟道区。
全文摘要
一种半导体整流器件及其制造方法，该器件由一等效的PN结和垂直MOS管并联组成，而垂直MOS管中的上部源/漏区通过以下工序形成a.在栅电极光刻和腐蚀工序之后，对硅片第一主表面暴露出来的区域进行N型离子注入；b.在N型离子注入之后，对硅片第一主表面暴露出来的区域进行挖硅腐蚀，在栅电极的侧面下方区域残留的N型离子经过快速热退火形成上部源/漏区。发明通过挖硅腐蚀工艺，解决了现有垂直MOS管的上部源/漏N+区面积较大以及分布不合理所带来的问题。对于等效PN结区来说，其用单一的PN结替代了原来的NPN管，具有更小的PN结寄生效应。对于等效的垂直MOS管区，其用残余的N型离子经过快速热退火形成上部源/漏区，从而大幅度的减少了上部源/漏区的有效结面积，具有更小的反向漏电流。
文档编号H01L21/336GK101226883SQ20081001841
公开日2008年7月23日 申请日期2008年2月3日 优先权日2008年2月3日
发明者周名辉, 朱袁正, 钱叶华 申请人:苏州硅能半导体科技股份有限公司