专利名称：半导体器件、金属-绝缘体-金属电容及其制造方法
技术领域：
本申请涉及CMOS工艺制造领域，尤其涉及一种半导体器件、金属-绝缘体 -金属(Metal-Insulator-Metal, MIM)电容及其制造方法。
背景技术：
CMOS图像传感器(CIS )是将光学图像从光信号转换成电信号的半导体装 置，其采用开关模式(switching mode),通过向各像素提供预定数量的MOS 晶体管来顺序检测像素输出。决定CMOS图像传感器的图像质量关键一是暗电 流，二是动态范围。
如图1所示的一种四管结构CMOS图像传感器的像素单元电路。其中主 要包括光电检测器PDD,传输管Tl,复位管T2，源跟随器T3，以及选择管 T4。光电检测器PDD包括从光能生成电荷的光电二极管并在A点积分电荷， 传输管Tl的使能端接收使能信号，将A处所积分的电荷运送到浮动扩散区 (Floating DiffUsion)FD。复位管T2则通过其复位端接收复位信号，设置A以 及FD处的电压回复到期望电平(如VDD)并排除FD处的电荷，以此来复 位。晶体管T3在其栅极接收FD处的电压，并因此用作源跟随器，且选择管 T4的行选择端接收行选择信号，读取端输出来自源跟随器T3的电压。
根据上述像素单元电路的工作原理可知，CMOS图像传感器的动态范围由 光电二极管PDD所能够累积的电荷数量决定。但是由于电荷转换成电压信号 时，可以检测到的电荷数量又取决于浮动扩散区FD的电压幅度及电容，因此 浮动扩散区FD的电压幅度及电容决定了图像传感器的实际动态范围。
再如图1所示，目前有一种常见的方法，利用在VDD电源线与浮动扩散 区FD之间制造电容来增大浮动扩散区FD的电压幅度和电荷容纳能力，从而 增加可检测的电荷数量，扩大像素电路的动态范围。所述电容可以采用MIM电容，在半导体互连结构中，利用层间金属层及连线孔进行制造。这样一方
面与CMOS的逻辑工艺兼容，另一方面避免在芯片中占用过多的光电二极管面
积。这种方法除应用于图像传感器电路，也广泛应用千各种光电信号转换、
显示电路上，例如公开号为CN101196656的中国专利，其涉及一种液晶显示 像素单元电路的形成方法，就在工艺制造中形成了 MIM电容。
图2至4,是现有的MIM电容的制作方法的主要流程示意图。
如图2所示，首先顺序沉积第一金属层1、电介质层3、第二金属层2， 形成两层金属之间夹 一 电介质的三明治结构。
然后如图3所示，刻蚀掉一侧区域的第二金属层2和电介质层3,露出第 一金属层1。
如图4所示，在三明治结构上覆盖钝化层4，并在相应位置刻蚀出两个连 线孔5，分别连接第一金属层1和第二金属层2。最后在钝化层4表面形成金 属层6,作为互连层。
在该三明治结构中，第一金属层1作为下电极板，第二金属层2作为上 电极板，中间间隔了一层绝缘的电介质层3,构成了一个典型的面积电容，即 MIM电容。
现有的MIM电容，其结构多为三明治叠层结构，还专门引出了一层金属 层作为互连层，所以整个电容在半导体结构中所占的高度为金属-绝缘体-金 属三层再加上钝化层、金属互连层的厚度，占用空间较大。且按现有的MIM 电容结构及制造工艺，过高的金属层厚度会使得CMOS图像传感器中像素阵列 边缘的像素产生感光损失。
发明内容
本发明所解决的技术问题在于现有CMOS工艺制作的MIM电容，在CMOS 图像传感器中，占用空间较大，且金属层厚度过高，会使得像素阵列中边缘的像素产生感光损失。
为达到上述目的，本发明提供了一种金属-绝缘体-金属电容的制造方法，
包括
在半导体的衬底上形成第一金属层；
将第一金属层图案化；
在所述第一金属层上形成钝化层；
刻蚀钝化层形成连线孔；
在所述钝化层表面形成电介质层；
刻蚀部分所述电介质层；
在所述电介质层、钝化层的表面形成第二金属层。
本发明提供的另一种金属-绝缘体-金属电容的制造方法，包括
在半导体的衬底上沉积第一金属层；
将第一金属层图案化；
在所述第一金属层表面形成电介质层；
刻蚀部分所述电介质层；
在所述第一金属层和电介质层的表面形成钝化层；
刻蚀钝化层形成连线孔；
在所述钝化层的表面形成第二金属层。
相应的，本发明根据上述金属-绝缘体-金属电容的制造方法，还提供了 一种半导体器件，分为互连区和电容区，包括半导体衬底；在半导体衬底
表面形成的第一金属层；在第一金属层表面形成的钝化层；在电容区内的钝 化层表面形成的电介质层；覆盖所述电介质层以及钝化层表面形成的第二金 属层；贯穿所述电容区内的钝化层，并连接电介质层与第一金属层的连线孔； 贯穿所述互连区内的钝化层，并连接第一金属层与第二金属层的连线孔。
本发明提供的另一种半导体器件，分为互连区和电容区，包括半导体衬底；在半导体衬底表面形成的第一金属层；在电容区内的第一金属层表面 形成的电介质层；覆盖所述电介质层以及第一金属层表面形成的钝化层；在 所述钝化层表面形成的第二金属层；贯穿所述电容区内的钝化层，并连接电 介质层与第二金属层的连线孔；贯穿所述互连区内的钝化层，并连接第一金 属层与第二金属层的连线孔。
本发明充分利用了 CMOS逻辑器件中的互连结构，工艺兼容且降低了器件 成本，同时还将MIM电容中的上电极板金属层与金属互连层合并，减少在图 像传感器的半导体器件中的所占空间，在不影响电容的大小同时，避免了因 为过高厚度而影响像素阵列边缘像素的感光性能，并且通过合理安排连线孔 的位置和数量可以达到减少侧向光串扰的目的。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及 其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相 同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图 中为清楚起见，放大了层和区域的尺寸。
图1为现有的一种四管结构CM0S图像传感器的像素单元电路图。
图2至4为现有的MIM电容的制造流程的剖面示意图5为本发明一种实施方式的工艺流程图6为本发明另一种实施方式的工艺流程图7至图13为才艮据本发明第一实施例的MIM电容制造流程的剖面示意图； 图14至20为才艮据本发明第二实施例的MIM电容制造流程的剖面示意图； 图21为本发明所述半导体器件的第 一实施例剖面示意图； 图22为本发明所述半导体器件的第二实施例剖面示意图。
具体实施例方式
本发明所提供的金属-绝缘体-金属电容制造方法的一种实施方式如图5 所示，主要包括如下步骤
11) 提供一半导体衬底，在半导体衬底上沉积第一金属层；
12) 图案化所述第一金属层；
13) 在所述第一金属层上沉积钝化层；
14) 刻蚀所述钝化层形成连线孔；
15) 在所述钝化层的表面沉积电介质层；
16) 刻蚀部分所述电介质层，保留制作MIM电容所需的电介质层；
17) 在所述电介质层、钝化层的表面覆盖沉积第二金属层。 在上述实施方式中，在第一金属层上先形成钝化层和连线孔，并根据要
制作MIM电容的区域，形成所需的电介质层，使得第一金属层和电介质层通 过连线孔连接，最后制作第二金属层，这样便构成了第一金属层-电介质层-第二金属层的MIM电容结构。
因为钝化层、连线孔以及金属互连层是半导体器件中制作互连结构所必 需的，故本发明在利用钝化层、连线孔制作MIM电容的同时，采取将第二金 属层与金属互连层合并的方法。
除上述实施方式外，在其它的实施方式中，也可以直接在第一金属层上 先形成制作MIM电容所需的电介质层，然后在其上形成钝化层和连线孔，最 后制作第二金属层，使得第一金属层直接与电介质层面接触，然后将第二金 属层通过连线孔与电介质层连接，以此形成MIM电容结构。
本发明所提供的金属-绝缘体-金属电容制造方法另一种实施方式如图6 所示，主要步骤包括
21) 提供一半导体衬底，在半导体衬底上沉积第一金属层；
22) 图案化所述第一金属层；23) 在所述第一金属层表面沉积电介质层；
24) 刻蚀部分所述电介质层，保留制作MIM电容所需的电介质层；
25) 在所述第一金属层和电介质层的表面覆盖沉积钝化层；
26) 刻蚀所述钝化层形成连线孔；
27) 在所述钝化层表面沉积第二金属层；
在上述两种实施方式中，具体工艺过程基本相同，其中图案化第一金属 层的具体步骤可以包括
在所述金属层表面涂布光致抗蚀剂层； 利用曝光、显影等光刻工艺形成光致抗蚀剂图形； 以光致抗蚀剂图形为掩膜刻蚀所述金属层。
其中，第一金属层可以为铜、铝或铜铝合金；钝化层材料可以为氧化硅、 氮化硅、氮氧化硅其中一种或组合；第二金属层可以为铜、铝或铜铝合金， 厚度范围为200-5000A;电介质层材料可以为氮化硅或氮氧化硅，厚度范围 为100-1000 A。
需要指出的是，在第一种实施方式中，由于电介质层形成于钝化层和连 线孔的部分表面，需要被第二金属层覆盖，所以第二金属层的厚度必须大于 电介质层的厚度；而第二种实施方式中，电介质层形成在第一金属层制作MIM 电容所需区域表面，被钝化层所覆盖，所以对第二金属层的厚度没有更进一 步的要求。
为了使得本发明的上述方法、特征和优点能够更加明显易懂，下面结合 附图对本发明的具体实施例做详细的说明。
图7至13为本发明所述金属-绝缘体-金属电容的制造流程的第一实施例 剖面示意图。
如图7所示，先在半导体衬底上利用物理气相淀积(PVD)或溅射 (sputtering)工艺沉积形成第一金属层l,作为下电核il，材^f可以为铜、铝或者铝铜合金，具体成分含量可以根据需要和器件的工作频带来选择。并 将其图案化。其中，图案化的具体步骤包括
在所述第一金属层1表面涂布光致抗蚀剂层； 利用曝光、显影等光刻工艺形成光致抗蚀剂图形； 以光致抗蚀剂图形为掩膜刻蚀所述金属层。
然后如图8所示，在第一金属层1上利用PECVD (等离子增强化学气相淀 积)工艺覆盖沉积形成钝化层4,钝化层的材料为氧化硅Si02、例如正硅酸 乙酯(TEOS)、氮化石圭SiN、氮氧化石圭SiON中的一种或其组合。
如图9所示，在钝化层4上，对应要制作MIM电容的区域以及互连区域， 利用掩膜、曝光、刻蚀形成若干穿孔，直至露出第一金属层l。
如图10所示，以第一金属层1为金属种子层，在穿孔中电镀生长铜、铝 或者铝铜合金，形成制作MIM电容所需的连线孔51,同时也形成互连区域的 连线孔52。然后在上表面进行化学或者机械抛光，除去多余的金属。
如图11所示，在上述钝化层及连线孔的表面，沉积一层厚度为100-1000 A的电介质层3，具体厚度根据电容量的设计要求而定，本领域技术人员不需 要付出创造性劳动就能够确定，不再赘述。选用材料可以是氮化硅或氮氧化 硅等绝缘物质。
如图12所示，利用等离子刻蚀工艺或者反应离子刻蚀(RIE)工艺刻蚀 掉多余的电介质层，保留电介质层3中制作MIM电容所需的部分。
如图13所示，在电介质层、钝化层的表面，利用原子层沉积(ALD)、物 理气相淀积(PVD)、溅射或者化学气相沉积(CVD)工艺，优选为PVD工艺覆 盖沉积第二金属层2，作为上电极板，材料可以是铜、铝或铜铝合金，其厚度 必须大于电介质层，为200-5000A。
将第一金属层1和第二金属层2引出互接线至互连层，这样便形成了第 一金属层-电介质层-第二金属层结构的MIM电容。从图13中可见，这种方法的电介质层3被第二金属层2所覆盖，且与现有技术相比，将上电极板金属 层和金属互连层合并，节省了电容在半导体器件中所占空间。
图14至2 0为本发明所述金属-绝缘体-金属电容的制造流程的第二实施例 的剖面示意图。
如图14所示，先在互连结构中利用物理气相淀积(PVD)或溅射 (sputtering)工艺沉积形成第一金属层l,作为下电极板，材料可以为铜、 铝或者铝铜合金，具体成分含量可以根据需要和器件的工作频带来选择。并 将其图案化。其中，图案化的具体步骤包括
在所述第一金属层1表面涂布光致抗蚀剂层；
利用曝光、显影等光刻工艺形成光致抗蚀剂图形；
以光致抗蚀剂图形为掩膜刻蚀所述金属层。
如图15所示，在上述第一金属层1的表面，沉积一层厚度为100-1000 A 的电介质层3，具体厚度根据电容量的设计要求而定，选用材料可以是氮化硅 或氮氧化硅等绝缘物质。
如图16所示，利用等离子刻蚀工艺或者反应离子刻蚀(RIE)工艺刻蚀 掉多余的电介质层，保留电介质层3中制作MIM电容所需的部分。
然后如图17所示，在第一金属层1以及电介质层3的表面，利用PECVD (等离子增强化学气相淀积)工艺覆盖沉积形成钝化层4,钝化层的材料为氧 化硅Si02、例如正石圭酸乙酯(TEOS)、氮化硅SiN、氮氧化硅SiON中的一种或 其组合，在实际工艺中钝化层4的厚度一般远大于电介质层3。所以不用考虑 是否覆盖完全的问题。
如图18所示，在钝化层4上， 一方面对应电介质层3的位置，利用掩膜、 曝光、刻蚀形成若干穿孔，直至露出电介质层3，另一方面对应互连区域，同 样形成若干穿孔，直至露出第一金属层l。
如图19所示，采用PVD或者金属、减射在穿孔中生长铜、铝或者铝铜合金，形成制作MIM电容所需的连线孔51,同时也形成互连区域的连线孔52。然后 在上表面进行化学或者机械抛光，除去多余的金属。
如图20所示，在上述钝化层的表面，利用原子层沉积(ALD)、物理气相 淀积(PVD)、'减射或者化学气相沉积(CVD)工艺，优选为PVD工艺沉积第二 金属层2，作为上电极板，材料可以是铜、铝或铜铝合金，其厚度范围为 200-5000A。
将第一金属层1和第二金属层2引出互连线至互连层，这样也形成了第 一金属层-电介质层-第二金属层结构的MIM电容。从图20中可见，这种方法 的电介质层3被钝化层4所覆盖，且同样将上电极板金属层和金属互连层合 并，节省了电容在半导体器件中所占空间。
因为对于本发明所述制造方法形成的MIM电容，其有效的板极面积实际 为MIM电容中电介质层3所对应连线孔51的横截面积。故上述两个实施例中， MIM电容的电容大小均可以在制作连线孔51时，通过改变掩膜，调节连线孔 51的数量和尺寸来实现。
另外，在上述两个实施例中，第一金属层l、钝化层4、电介质层3的刻 蚀优选为等离子刻蚀，在反应室内通入的刻蚀剂气体包括SF6、 CHF3、 CF4、 氯气CL2、氧气02、氮气N2、氦气He以及其他惰性气体如氩气Ar、氖气Ne 的混合气体，流量100-400sccm，村底温度控制在2(TC-9(TC之间，腔体压力 为4-20mTorr,等离子源RF输出功率为1500w-2000w。
一般而言，在完成上述实施例的步骤之后，还需要将MIM电容的上电极 板进行绝缘隔离与其他器件区域隔离开来，还可以添加一步骤，刻蚀第二金 属层形成绝缘沟，直至露出钝化层表面。
如图21所示，为本发明根据上述金属-绝缘体-金属电容的制造方法，提 供的半导体器件的第一实施例。所述半导体器件分为互连区I和电容区II, 包括半导体衬底7;在半导体衬底7表面形成的第一金属层1;在第一金属层1表面形成的钝化层4;在电容区内的钝化层表面形成的电介质层3;覆盖 所述电介质层3以及钝化层4表面形成的第二金属层2;贯穿所述电容区内的 钝化层，并连接电介质层3与第一金属层1的连线孔51;贯穿所述互连区内 的钝化层，并连接第一金属层1与第二金属层2的连线孔52。
如图22所示，为本发明提供的半导体器件的第二实施例。所述半导体器 件分为互连区I和电容区II,包括半导体衬底7;在半导体衬底表面形成 的第一金属层l;在电容区内的第一金属层表面形成的电介质层3;覆盖所述 电介质层3以及第一金属层1表面形成的钝化层4;在所述钝化层4表面形成 的第二金属层；贯穿所述电容区内的钝化层，并连接电介质层3与第二金属 层2的连线孔51;贯穿所述互连区内的钝化层，并连接第一金属层l与第二 金属层2的连线孔52。
其中，第一金属层1可以为铜、铝或铜铝合金；钝化层4材料可以为氧 化硅、氮化硅、氮氧化硅其中一种或组合；第二金属层2可以为铜、铝或铜 铝合金，厚度范围为200-5000A;电介质层材料3可以为氮化硅或氮氧化硅， 厚度范围为100-1000 A。
同样需要指出的是，在半导体器件的第一实施例中，第二金属层2的厚 度必须大于电介质层3的厚度；而半导体器件的第二实施例中，对第二金属 层2的厚度没有更进一步的要求。
上述两种半导体器件，对照应用至图1中的电路，将图21以及22所示 的第一金属层1通过互连线连接浮动扩散区FD，第二金属层2通过互连线连 接电源线VDD。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任 何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动 和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1. 一种金属-绝缘体-金属电容的制造方法，其特征在于，包括在半导体的衬底上形成第一金属层；将第一金属层图案化；在所述第一金属层上形成钝化层；刻蚀钝化层形成连线孔；在所述钝化层表面形成电介质层；刻蚀部分所述电介质层；在所述电介质层、钝化层的表面形成第二金属层。
2. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，还形成互连线，与所述第一金属层以及第二金属层连接。
3. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述将第一金属层图案化的步骤包括在所述第一金属层表面涂布光致抗蚀剂层；利用光刻工艺形成光致抗蚀剂图形；以光致抗蚀剂图形为掩膜刻蚀所述第一金属层。
4. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述第一金属层为铜、铝或铜铝合金。
5. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅或组合。
6. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述第二金属层为铜、铝或铜铝合金。
7. 如权利要求1所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述电介质层的材料为氮化硅或氮氧化硅，厚度范围为100-1000 A。
8. 如权利要求6所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述第二金属层的厚度大于电介质层厚度，范围为200-5000A。
9. 一种金属-绝缘体-金属电容的制造方法，其特征在于，包括 在半导体的衬底上沉积第一金属层； 将第一金属层图案化； 在所述第一金属层表面形成电介质层； 刻蚀部分所述电介质层；在所述第 一金属层和电介质层的表面形成钝化层；刻蚀钝化层形成连线孔；在所述钝化层的表面形成第二金属层。
10. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，还形成互连线，与所述第一金属层以及第二金属层连接。
11. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述将第一金属层图案化的步骤包括 在所述第一金属层表面涂布光致抗蚀剂层；利用光刻工艺形成光致抗蚀剂图形；以光致抗蚀剂图形为掩膜刻蚀所述第一金属层。
12. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述第一金属层为铜、铜、铝或铜铝合金。
13. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅或组合。
14. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述第二金属层为铜、铝或铜铝合金，厚度范围为200-5000A。
15. 如权利要求9所述的一种金属-绝缘体-金属电容的制造方法，其特征 在于，所述电介质层的材料为氮化硅或氮氧化硅，厚度范围为100-1000 A。
16. —种半导体器件，分为互连区和电容区，其特征在于，包括半导体 衬底；在半导体衬底表面形成的第一金属层；在第一金属层表面形成的钝化层；在电容区内的飩化层表面形成的电介质层；覆盖所述电介质层以及钝化 层表面形成的第二金属层；贯穿所述电容区内的钝化层，并连接电介质层与 第一金属层的连线孔；贯穿所述互连区内的钝化层，并连接第一金属层与第 二金属层的连线孔。
17. 如权利要求16所述的半导体器件，其特征在于，所述半导体器件为 CMOS图像传感器。
18. 如权利要求17所述的半导体器件，其特征在于，所述第一金属层连 接CM0S图像传感器的浮动扩散区，第二金属层连接电源线。
19. 如权利要求16所述的半导体器件，其特征在于，所述第一金属层为 铜、铝或铜铝合金。
20. 如权利要求16所述的半导体器件，其特征在于，所述钝化层的材料 为氧化硅、氮化硅、氮氧化硅或组合。
21.如权利要求16所述的半导体器件，其特征在于，所述第二金属层为 铜、铝或铜铝合金。
22. 如权利要求16所述的半导体器件，其特征在于，所述电介质层的材 料为氮化硅或氮氧化硅，厚度范围为100-1000 A。
23. 如权利要求21所述的半导体器件，其特征在于，所述第二金属层的 厚度大于电介质层厚度，范围为200-1500A。
24. —种半导体器件，分为互连区和电容区，其特征在于，包括半导体 衬底；在半导体衬底表面形成的第一金属层；在电容区内的第一金属层表面 形成的电介质层；覆盖所述电介质层以及第一金属层表面形成的钝化层；在 所述钝化层表面形成的第二金属层；贯穿所述电容区内的钝化层，并连接电 介质层与第二金属层的连线孔；贯穿所述互连区内的钝化层，并连接第一金 属层与第二金属层的连线孔。
25. 如权利要求24所述的半导体器件，其特征在于，所述半导体器件为CMOS图像传感器。
26. 如权利要求25所述的半导体器件，其特征在于，所述第一金属层连 接CM0S图像传感器的浮动扩散区，第二金属层连接电源线。
27. 如权利要求24所述的半导体器件，其特征在于，所述第一金属层为 铜、铝或铜铝合金。
28. 如权利要求24所述的半导体器件，其特征在于，所述钝化层的材料 为氧化石圭、氮化硅、氮氧化硅或组合。
29. 如权利要求24所述的半导体器件，其特征在于，所述第二金属层为 铜、铝或铜铝合金，厚度范围为200-1500A。
30. 如权利要求24所述的半导体器件，其特征在于，所述电介质层的材 料为氮化硅或氮氧化硅，厚度范围为100-1000 A。
全文摘要
本发明提供了一种半导体器件、金属-绝缘体-金属电容及其制造方法，包括在半导体的衬底上沉积第一金属层，并将其图案化；在所述第一金属层上沉积钝化层，并刻蚀形成连线孔；在所述钝化层和连线孔的表面沉积电介质层，并刻蚀部分电介质层；在所述电介质层、钝化层表面覆盖沉积第二金属层；所述第一金属层用作下电极板，第二金属层用作上电极板。本发明所提供的MIM电容，将上电极板金属层与金属互连层合并，减少在半导体器件中的所占空间，避免影响像素阵列中边缘像素的感光性能，还可通过合理安排连线孔的位置和数量达到减少侧向光串扰的目的。
文档编号H01L21/02GK101533767SQ20081018773
公开日2009年9月16日 申请日期2008年12月31日 优先权日2008年12月31日
发明者谨 周 申请人:昆山锐芯微电子有限公司