专利名称：互补金属氧化物半导体结构的制作方法
技术领域：
本发明涉及半导体制作技术领域，特别涉及一种互补金属氧化物半导体结构的制
作方法。。
背景技术：
目前，在制造半导体器件时，可使用氮化硅在沟道中引发应力，从而调节沟道中的 载流子的迁移率，进而提高器件的处理速度。互补金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor)结构包括N型金属氧化物半导体(NMOS)结构和P型金属 氧化物半导体(PMOS)结构。对于CMOS结构来说，需要在NMOS结构上沉积具有张应力 (tensile stress)的氮化硅层，在PMOS结构上沉积具有压应力(compressive stress)的 氮化硅层，以确保NMOS结构和PMOS结构的沟道中的载流子具有相同的迁移率。图IA IG所示，为现有互补金属氧化物半导体结构的制作过程示意图。如图IA所示，在半导体衬底100上形成半导体器件的有源区和隔离区。具体来说， 通过在半导体衬底100上形成浅沟槽隔离12，接着形成阱区11，将浅沟槽隔离22右边定义 为第一区域，用于制作PMOS结构，注入磷或砷杂质离子在第一区域上形成N阱；浅沟槽隔离 12左边定义为第二区域，用于制作NMOS结构，注入硼或铟杂质离子在第二区域上形成P阱。在半导体衬底100上依次生长栅氧化层101和沉积多晶硅层102，并刻蚀形成多晶 硅栅极。其中，位于浅沟槽隔离12上的多晶硅栅极直接与浅沟槽隔离12接触(浅沟槽隔 离12的上方也可以不形成多晶硅栅极)。之后，在多晶硅栅极两侧形成侧壁层103，具体形成方式为通过化学气相沉积 (CVD)等方法在多晶硅栅极表面及半导体衬底100表面淀积一层氧化硅，然后刻蚀形成侧 壁层103，厚度约为几十纳米。在多晶硅栅极和侧壁层103的保护下，进行有源区的注入，以形成源极和漏极 104。由于PMOS结构用空穴作为多数载流子，所以PMOS结构的源极和漏极为P型，注入的 杂质离子为硼或铟；而NMOS结构用电子作为多数载流子，所以NMOS结构的源极和漏极为N 型，注入的杂质离子为磷或砷。之后，实施硅化物工艺(silicide process)，即沉积镍(Ni)、钛(Ti)或钴(Co)等 任一金属。由于这些金属可与硅反应，但是不会与硅氧化物如二氧化硅(SiO2)、硅氮化物如 氮化硅(Si3M)或硅氮氧化物(SiON)等反应，所以该工艺只会在露出的多晶硅栅极表面和 半导体衬底100表面形成硅化物层105。上述结构以浅沟槽隔离12为界，将形成NMOS结构的右侧区域定义为第一区域，将 形成PMOS结构的左侧区域定义为第二区域。如图IB所示，在图IA所示结构的基础上，沉积具有张应力的第一氮化硅层 106，接着在具有张应力的第一氮化硅层106的表面沉积硬掩膜氧化层(ΗΜ0，Hard Mask Oxide) 107，然后在硬掩膜氧化层107的表面旋涂第一光刻胶层108，并曝光显影图案化第 一光刻胶层108，使得第一光刻胶层108的开口显露出第二区域，同时覆盖住第一区域，即第一光刻胶层108的开口显露出第二区域的硬掩膜氧化层107，但覆盖住第一区域的硬掩 膜氧化层107。如图IC所示，在第一光刻胶层108的保护下，对显露出的第二区域的硬掩膜氧化 层107进行刻蚀，接着，如图ID所示，去除第一光刻胶层108。第一区域的硬掩膜氧化层107 由于之前被第一光刻胶层108覆盖，所以仍然保留。之后，如图IE所示在第一区域的硬掩 膜氧化层107的保护下，对第二区域的具有第一氮化硅层106进行去除。需要说明的是，之所以没有在将第二区域的硬掩膜氧化层107和具有张应力的第 一氮化硅层106均去除之后，再去除第一光刻胶层108，是因为去除具有张应力的第一氮化 硅层106之后，其下层的硅化物层105就会显露出来，而去除第一光刻胶层108通常采用如 下方法，即利用氧气(O2)来去除光刻胶将硅片放在反应腔内的静电吸盘上，并向反应腔内 输入02，通过电极将输入的电离为等离子体，之后，电离出的氧离子与光刻胶中的有机成份 发生化学反应，生成(X)2和其它易去除的氧化物等排除，以达到去除光刻胶的目的，而氧离 子与硅化物层105—旦接触，就会将硅化物层105氧化，这在制作过程中是不允许的。所以， 在将第二区域的硬掩膜氧化层107去除之后，需要首先将第一区域的第一光刻胶层108去 除，然后再去除第二区域具有张应力的第一氮化硅层106。如图IF所示，在第一区域的硬掩膜氧化层107的表面以及第二区域的表面沉积具 有压应力的第二氮化硅层109，接着在具有第二氮化硅层109表面旋涂第二光刻胶层110， 并曝光显影图案化第二光刻胶层110，使得第二光刻胶层110的开口显露出第一区域的具 有第二氮化硅层109，同时覆盖住第二区域的具有第二氮化硅层109。如图IG所示，在第二光刻胶层110的保护下，对显露出的第一区域的具有压应力 的第二氮化硅层109进行刻蚀，以下层的硬掩膜氧化层107作为蚀刻的停止层。然后去除 第二光刻胶层110。至此，即结束了 CMOS结构的制作过程，后续如何处理与本发明所述方案无关，不 作介绍。但上述处理方式在实际应用中会存在一定的问题，因为如图ID和IE所示所示，在第一区域的硬掩膜氧化层107的保护下，对具有张应力 的第一氮化硅层106进行去除时，多采用干法刻蚀方式，且采用较高的选择比(即具有张应 力的第一氮化硅层106的刻蚀速率明显大于硬掩膜氧化层107的刻蚀速率)。干法刻蚀也 可称为等离子体刻蚀，是指将硅片通过静电吸盘固定在反应腔内，通过反应腔中心或边缘 进气方式，向反应腔内输入刻蚀气体，通常为含氟类气体，并且，为了提高刻蚀性能，该含氟 类气体多由多种气体混合而成，比如由二氟甲烷(CHJ2)、三氟甲烷(CHF3)和氟甲烷(CH3F) 等含氟类气体中的两种或者三种混合而成；含氟类气体在反应腔内的源功率的作用下解离 为等离子体，利用解离出的氟离子与硅片表面未被保护的区域发生物理或化学反应，从而 去除该区域的表面材料。而等离子体刻蚀方式通常为各向同性刻蚀。所谓各向同性刻蚀， 是指对于不同的刻蚀方向来说，通常指横向和纵向，刻蚀速率是一样的，与之相反，各向异 性刻蚀则是指不同方向的刻蚀速率不一样，某一方向明显更快。这样，在图IE所示去除具 有张应力的第一氮化硅层106时，不但会纵向刻蚀掉第一氮化硅层106，而且还会在第一区 域和第二区域的交界处造成过刻蚀(undercut)问题，即图IE中虚线圈所示区域会向右被 刻蚀掉一部分，从而影响第一区域上的具有第一氮化硅层106的性能。另外，虽然选择比较高，但是第一区域的硬掩膜氧化层107也会被刻蚀，而且，由于刻蚀本身的特征，不可能保 证不同区域的刻蚀是完全均勻的，那么对于第一区域的硬掩膜氧化层107来说，刻蚀完成 后，可能有的区域比较厚，而有的区域则比较薄，而依据之前的介绍可知，在图IG所示过程 中，第一区域的硬掩膜氧化层107还需要作为具有压应力的第二氮化硅层109的刻蚀阻挡 层，如果第一区域的硬掩膜氧化层107不均勻，必然会影响其作为阻挡层的性能。
发明内容
有鉴于此，本发明提供一种互补金属氧化物半导体结构的制作方法，不但能够降 低出现过刻蚀问题的可能性，而且能够提高刻蚀后的硬掩膜氧化层的均勻性。本发明提供了一种互补金属氧化物半导体结构的制作方法，该方法包括在硅片 的半导体衬底上形成具有N型金属氧化物半导体NMOS结构的第一区域和具有P型金属氧 化物半导体PMOS结构的第二区域；在硅片表面依次沉积第一氮化硅层和硬掩膜氧化层，并 在第一区域上的硬掩膜氧化层表面形成第一光刻胶层；在第一光刻胶层的保护下，同时刻 蚀第二区域上的硬掩膜氧化层和第一氮化硅层，在刻蚀完成后去除第一光刻胶层；在硅片 表面沉积第二氮化硅层，并在第二区域上的第二氮化硅层表面形成第二光刻胶层；在第二 光刻胶层的保护下，刻蚀掉第一区域上的第二氮化硅层，并在刻蚀完成后去除第二光刻胶层。优选的，所述刻蚀第二区域上的硬掩膜氧化层和第一氮化硅层，采用的工艺条件 为反应腔内的压力为45 55毫托，源功率为350 450瓦，偏置电压为200 300伏，刻 蚀气体为02、CF4以及He组成的混合气体，刻蚀时间为90 110秒。优选的，所述刻蚀气体A的流量为25 35毫升每分钟，CF4流量为120 170毫 升每分钟以及He流量为5 15毫升每分钟。优选的，所述在刻蚀完成后去除第一光刻胶层，反应腔内的压力为45 55毫托， 源功率为280 320瓦，反应腔内的静电吸盘上的温度为20 30摄氏度，去除时间为25 35秒，去除气体为由流量为400 600毫升每分钟组成的&构成。可见，采用本发明的技术方案，在对第一氮化硅层进行刻蚀是与硬掩膜氧化层刻 蚀同步一次进行，通过改变刻蚀过程中刻蚀气体组成比例和成分、反应腔内的压力、源功率 以及偏置电压，形成无刻蚀选择性的干法刻蚀。与现有技术相比，本发明所述方案缩短了刻 蚀的时间(现有技术中先刻蚀硬掩膜氧化层，接着去除第一光刻胶层，然后再进行第一氮 化硅层)，而且由于是同步一次刻蚀第一氮化硅层和硬掩膜氧化层，使得第一氮化硅层具有 更好拉力控制，并能使第一氮化硅层刻蚀完成后侧面不会留有残余的氮化硅，从而在所有 刻蚀完成后，得到更为均勻的硬掩膜氧化层。
图IA IG为现有互补金属氧化物半导体结构的制作过程示意图；图2A 2E为本发明互补金属氧化物半导体结构的制作过程示意图；图3为本发明互补金属氧化物半导体结构的制作流程图。
具体实施例方式下面结合附图对本发明的具体实施方式
做详细的说明。
针对现有技术中存在的问题，本发明中提出一种改进的CMOS结构的制作方法，在 对具有张应力的第一氮化硅层进行刻蚀是与硬掩膜氧化层刻蚀同步一次进行，通过改变刻 蚀过程中刻蚀气体组成比例和成分、反应腔内的压力、源功率以及偏置电压，形成无刻蚀选 择性的干法刻蚀。与现有技术相比，本发明所述方案缩短了刻蚀的时间(现有技术中先刻 蚀硬掩膜氧化层，接着去除第一光刻胶层，然后再进行第一氮化硅层)，而且由于是同步一 次刻蚀第一氮化硅层和硬掩膜氧化层，使得第一氮化硅层具有更好张应力控制，并能使第 一氮化硅层刻蚀完成后侧面不会留有残余的氮化硅，从而在所有刻蚀完成后，得到更为均 勻的硬掩膜氧化层。为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。本发明包括以下步骤，步骤301 在硅片的半导体衬底上形成第一区域和第二区 域。步骤302 在硅片表面依次沉积第一氮化硅层和硬掩膜氧化层，并在第一区域上的硬掩 膜氧化层表面形成第一光刻胶层。步骤303 在第一光刻胶层的保护下，刻蚀掉第二区域上 的硬掩膜氧化层和第一氮化硅层，并在刻蚀完成后去除第一光刻胶层。步骤304 在硅片表 面沉积具有的第二氮化硅层，并在第二区域上的第二氮化硅层表面形成第二光刻胶层。步 骤305 在第二光刻胶层的保护下，刻蚀掉第一区域上的第二氮化硅层，并在刻蚀完成后去 除第二光刻胶层。图3为本发明的制作方法流程图。如图2A 2E所示，具体方法如下步骤301 在硅片的半导体衬底上形成第一区域和第二区域。如图2A所示，首先，在半导体衬底200上形成半导体器件的有源区和隔离区，具体 步骤包括通过在半导体衬底200上形成浅沟槽隔离22，接着形成阱区21，将浅沟槽隔离 22右边定义为第一区域，用于制作PMOS结构，注入磷或砷杂质离子在第一区域上形成N阱； 浅沟槽隔离22左边定义为第二区域，用于制作NMOS结构，注入硼或铟杂质离子在第二区域 上形成P阱。然后，在半导体衬底200上依次生长栅氧化层201和沉积多晶硅层202，并刻蚀形 成多晶硅栅极。其中位于浅沟槽隔离22上的多晶硅栅极直接与浅沟槽隔离22接触(浅沟 槽隔离22的上方也可以不形成多晶硅栅极)。之后，在多晶硅栅极两侧形成侧壁层203，具体为通过化学气相沉积等方法在多 晶硅栅极表面及半导体衬底200表面淀积一层氧化硅，然后刻蚀形成侧壁层203，厚度约为 几十纳米。之后，在多晶硅栅极和侧壁层203的保护下，进行有源区的注入，以形成源极和漏 极204。由于PMOS结构用空穴作为多数载流子，所以PMOS结构的源极和漏极为P型，注入 的杂质离子为硼或铟；而NMOS结构用电子作为多数载流子，所以NMOS结构的源极和漏极为 N型，注入的杂质离子为磷或砷。再之后，实施硅化物工艺，即沉积镍、钛或钴等任一金属。由于这些金属可与硅反 应，但是不会与硅氧化物、硅氮化物或硅氮氧化物等反应，所以该工艺只会在露出的多晶硅 栅极表面和半导体衬底200表面形成硅化物层205。步骤302 在硅片表面依次沉积第一氮化硅层和硬掩膜氧化层，并在第一区域上 的硬掩膜氧化层表面形成第一光刻胶层。
如图2B所示，首先，在硅片表面沉积具有张应力的第一氮化硅层206，然后在具有 张应力的第一氮化硅层206的表面沉积硬掩膜氧化层207 ；之后，在硬掩膜氧化层207的表 面旋涂第一光刻胶层208，并曝光显影图案化第一光刻胶层208，使得第一光刻胶层208的 开口显露出第二区域，同时覆盖住第一区域。步骤303 在第一光刻胶层的保护下，刻蚀掉第二区域上的硬掩膜氧化层和第一 氮化硅层，并在刻蚀完成后去除第一光刻胶层。如图2C所示，首先，在第一光刻胶层208的保护下，同时干法刻蚀第二区域上的硬 掩膜氧化层207和第一氮化硅层206，采用的是干法刻蚀方法，工艺参数设置采用的工艺条 件为反应腔内的压力为45 55毫托，源功率为350 450瓦，偏置电压为200 300伏， 刻蚀气体为02、CF4以及He组成的混合气体，刻蚀时间为90 110秒。刻蚀气体02的流 量为25 35毫升每分钟，CF4流量为120 170毫升每分钟以及He流量为5 15毫升每 分钟。刻蚀完毕后，去除第一光刻胶层208，采用如下方法，即利用O2来去除光刻胶将硅片 放在反应腔内的静电吸盘上，并向反应腔内输入O2，通过电极将输入的电离为等离子体，之 后，电离出的氧离子与光刻胶中的有机成份发生化学反应，生成和其它易去除的氧化物等 排除，以达到去除光刻胶的目的。而氧离子与硅化物层205 —旦接触，就会将硅化物层205 氧化，为了避免氧化发生，设置工艺参数条件为反应腔内的静电吸盘上的温度为20 30摄 氏度(现有工艺为200 300摄氏度)，反应腔内的压力为45 55毫托，源功率为280 320瓦，去除时间为25 35秒，去除气体为由流量为400 600毫升每分钟组成的化构成。步骤304 在硅片表面沉积具有的第二氮化硅层，并在第二区域上的第二氮化硅 层表面形成第二光刻胶层。本步骤中，如图2D所示，在第一区域的硬掩膜氧化层207的表面以及第二区域的 表面沉积具有压应力的第二氮化硅层209，接着在第二氮化硅层209表面旋涂第二光刻胶 层210，并曝光显影图案化第二光刻胶层210，使得第二光刻胶层210的开口显露出第一区 域的具有压应力的第二氮化硅层209，同时覆盖住第二区域的具有压应力的第二氮化硅层 209。步骤305 在第二光刻胶层的保护下，刻蚀掉第一区域上的第二氮化硅层，并在刻 蚀完成后去除第二光刻胶层。如图2E所示，在第二光刻胶层210的保护下，刻蚀第一区域上的第二氮化硅层 209，刻蚀后去除第二光刻胶层210。至此，即完成了本实施例所述互补金属氧化物半导体结构的制作过程。总之，采用本发明的技术方案，不但能够降低出现过刻蚀问题的可能性，而且能够 提高刻蚀后的硬掩膜氧化层的均勻性。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种互补金属氧化物半导体结构的制作方法，该方法包括在硅片的半导体衬底上形成具有N型金属氧化物半导体NMOS结构的第一区域和具有 P型金属氧化物半导体PMOS结构的第二区域；在硅片表面依次沉积第一氮化硅层和硬掩膜氧化层，并在第一区域上的硬掩膜氧化层 表面形成第一光刻胶层；在第一光刻胶层的保护下，同时刻蚀第二区域上的硬掩膜氧化层和第一氮化硅层，在 刻蚀完成后去除第一光刻胶层；在硅片表面沉积第二氮化硅层，并在第二区域上的第二氮化硅层表面形成第二光刻胶层；在第二光刻胶层的保护下，刻蚀掉第一区域上的第二氮化硅层，并在刻蚀完成后去除 第二光刻胶层。
2.根据权利要求1所述的互补金属氧化物半导体结构的制作方法，其特征在于，所述 刻蚀第二区域上的硬掩膜氧化层和第一氮化硅层，采用的工艺条件为反应腔内的压力为 45 55毫托，源功率为350 450瓦，偏置电压为200 300伏，刻蚀气体为02、CF4以及 He组成的混合气体，刻蚀时间为90 110秒。
3.根据权利要求2所述互补金属氧化物半导体结构的制作方法，其特征在于，所述刻 蚀气体A的流量为25 35毫升每分钟，CF4流量为120 170毫升每分钟以及He流量为 5 15毫升每分钟。
4.根据权利要求1所述互补金属氧化物半导体结构的制作方法，其特征在于，所述在 刻蚀完成后去除第一光刻胶层，反应腔内的压力为45 55毫托，源功率为观0 320瓦， 反应腔内的静电吸盘上的温度为20 30摄氏度，去除时间为25 35秒，去除气体为由流 量为400 600毫升每分钟组成的化构成。
全文摘要
一种互补金属氧化物半导体结构的制作方法，该方法包括在硅片的半导体衬底上形成具有N型金属氧化物半导体NMOS结构的第一区域和具有P型金属氧化物半导体PMOS结构的第二区域；在硅片表面依次沉积第一氮化硅层和硬掩膜氧化层，并在第一区域上的硬掩膜氧化层表面形成第一光刻胶层；在第一光刻胶层的保护下，同时刻蚀第二区域上的硬掩膜氧化层和第一氮化硅层，在刻蚀完成后去除第一光刻胶层。应用本发明所述的方法，不但能够降低出现过刻蚀问题的可能性，而且能够提高刻蚀后的硬掩膜氧化层的均匀性。
文档编号H01L21/8238GK102130056SQ20101002270
公开日2011年7月20日 申请日期2010年1月12日 优先权日2010年1月12日
发明者孙武, 黄敬勇 申请人:中芯国际集成电路制造(上海)有限公司