一种半导体器件结构及其制作方法
【专利摘要】本发明提供一种用于制作半导体器件结构的方法，包括：提供衬底，衬底包括有源区和隔离区，在衬底上形成有位于有源区上方的第一栅极结构和位于隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在第一和第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于第二栅极结构两侧的间隙壁结构；在衬底上方形成内部互连材料层；至少蚀刻去除位于第一栅极结构上的全部内部互连材料层，以形成与第一栅极结构电性隔离而与第二栅极结构电性连接的内部互连层；以及在内部互连层上形成源/漏区接触孔。根据本发明的方法，能够减小栅极结构与隔离结构之间的间距，从而缩小半导体器件的尺寸，进而提高半导体晶片的利用率并降低制造成本。
【专利说明】一种半导体器件结构及其制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种半导体器件结构以及用于制作该半导体器件结构的方法。
【背景技术】
[0002]集成电路中持续增大的器件密度促使器件性能和成本的不断改进。为了有利于器件密度的进一步增大，不断需要新技术来减小半导体器件的尺寸。
[0003]目前，常规的互补式金属氧化物半导体(CMOS)工艺流程大致为:STI形成一阱形成一栅极氧化物(GOX)形成一多晶硅栅极形成一间隙壁形成一自对准硅化物形成一接触孔形成。然而，栅极结构与浅槽隔离(STI)结构之间的间距受到栅极间隙壁(spacer)、接触孔尺寸和接触孔-有源区规则等因素限制，从而给进一步缩小芯片的面积带来了困难。
[0004]因此，需要一种新型的半导体器件结构及其制作方法，以解决现有技术中存在的问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为解决上述现有技术中存在的问题，根据本发明的一个方面，提供一种用于制作半导体器件结构的方法，包括:提供衬底，所述衬底包括有源区和隔离区，在所述衬底上形成有位于所述有源区上方的第一栅极结构和位于所述隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在所述第一栅极结构两侧以及所述第二栅极结构两侧形成有间隙壁结构；至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构；在所述衬底、所述第一和第二栅极结构上方形成内部互连材料层；至少蚀刻去除位于所述第一栅极结构上的全部所述内部互连材料层，以形成与所述第一栅极结构电性隔离而与所述第二栅极结构电性连接的内部互连层；以及在所述内部互连层上形成源/漏区接触孔。
[0007]优选地，形成所述源/漏区接触孔的步骤包括:在所述衬底上方形成层间介电层；以及在所述层间介电层中形成与所述内部互连层对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而连接至位于所述有源区中的源/漏区。
[0008]优选地，当在所述层间介电层中形成所述源/漏区接触孔时，在所述层间介电层中形成与所述第一栅极结构对应的栅极接触孔。
[0009]优选地，所述第一和第二栅极结构均包括栅极介电层和位于所述栅极介电层上的栅极材料层。
[0010]优选地，所述内部互连材料层的构成材料与所述栅极材料层的构成材料相同。
[0011 ] 优选地，所述栅极材料层的构成材料为多晶硅。
[0012]优选地，至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构的步骤是使用掩模版通过选择性蚀刻工艺来执行的。
[0013]优选地，所述第二栅极结构与所述第一栅极结构是采用相同的工艺步骤同时形成的。
[0014]优选地，蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的步骤包括:在所述内部互连材料层上形成内部互连层掩蔽层；依次蚀刻所述内部互连层掩蔽层和所述内部互连材料层，以形成所述内部互连层；以及去除所述内部互连层掩蔽层。
[0015]优选地，去除所述内部互连层掩蔽层采用湿法蚀刻工艺。
[0016]优选地，所述隔离区采用浅槽隔离工艺形成。
[0017]优选地，在所述衬底上方形成所述内部互连材料层之前还包括预清洗步骤。
[0018]优选地，在蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的同时，蚀刻去除位于所述第二栅极结构上的一部分所述内部互连层。
[0019]优选地，位于所述第二栅极结构的靠近所述第一栅极结构的一侧的所述间隙壁结构被蚀刻去除。
[0020]根据本发明的另一个方面，提供一种半导体器件结构，包括:衬底，所述衬底包括有源区和隔离区；第一栅极结构，所述第一栅极结构位于所述有源区上方；第二栅极结构，所述第二栅极结构位于所述隔离区上方，且为虚设栅极结构；和内部互连层，所述内部互连层将位于所述有源区中的源/漏区与所述第二栅极结彼此电性相连，而与所述第一栅极结构电性隔离。
[0021]优选地，所述半导体器件结构还包括:间隙壁结构，所述间隙壁结构位于所述第一栅极结构的两侧，并且其中，所述内部互连层通过所述间隙壁结构而与所述第一栅极结构电性隔尚。
[0022]优选地，所述间隙壁结构还形成在所述第二栅极结构的远离所述第一栅极结构的一侧。
[0023]优选地，所述半导体器件结构还包括:层间介电层，所述层间介电层形成在所述衬底、所述第一和第二栅极结构上方，且所述层间介电层中形成有与所述源/漏区对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而与所述源/漏区电性连接。
[0024]优选地，在所述层间介电层中还形成有与所述第一栅极结构对应的栅极接触孔。
[0025]综上所述，根据本发明的方法，能够减小栅极结构与隔离结构(例如，STI结构)之间的间距，从而缩小半导体器件的尺寸，进而提高半导体晶片的利用率并降低制造成本。并且，由于虚设栅极结构可以用作第一层互连层，因而可以省略一道外部互连工序，从而能够进一步降低制造成本。此外，由于隔离区上的虚设多晶硅栅极结构与有源区的多晶硅栅极结构是在同一工艺步骤中形成的，因而本发明的方法能够与现有工艺兼容，并实现可靠的在线工艺控制。
【专利附图】
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中:
[0027]图1为根据本发明示例性实施例制造半导体器件的工艺流程图；
[0028]图2A-2F为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图；以及
[0029]图3为根据现有技术制作的相当于图2F的半导体器件结构的示意性剖面图。【具体实施方式】
[0030]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底而完全，并且将本发明的范围完全地传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0031]应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地位于其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。
[0032]图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2F示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
[0033]首先，执行步骤SlOl:提供衬底，所述衬底包括有源区和隔离区，在所述衬底上形成有位于所述有源区上方的第一栅极结构和位于所述隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在所述第一栅极结构两侧以及所述第二栅极结构两侧形成有间隙壁结构。
[0034]如图2A所示，提供衬底210。作为示例，衬底210的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。衬底210包括有源区(图中未标出)和隔离区212。本文中，有源区是指衬底210中除隔离区212以外的区域，包括源/漏区(未示出)。隔离区212例如可以采用浅槽隔离(STI)工艺或局部氧化硅(LOCOS)隔离工艺而形成。所述源/漏区例如可以为轻掺杂漏(LDD)区，或者还可以包括晕环(halo) 注入区、袋形(pocket)注入区等。
[0035]此外，在衬底210上形成有位于有源区上方的第一栅极结构(本示例中示出为一个)和位于隔离槽212上方的作为虚设栅极结构的第二栅极结构(本示例中示出为两个)。作为示例，第一栅极结构包括栅极介电层222b和位于栅极介电层222b上的栅极材料层224b。第二栅极结构其中之一包括栅极介电层222a和位于栅极介电层222a上的栅极材料层224a，且其中另一个包括栅极介电层222c和位于栅极介电层222c上的栅极材料层224c。这里，需予以说明的是，虽然本实施例中第一栅极结构示出为一个且第二栅极结构示出为两个，但本领域技术人员应认识到第一和第二栅极结构的数目并不仅限于此，而是可以根据实际需要加以选择。例如，第一栅极结构也可以为两个或更多个，且第二栅极结构可以为三个或更多个。作为示例，栅极介电层222a、222b和222c的构成材料可以是诸如氧化铪、娃酸铪、氧化镧、氧化锌、娃酸锌、氧化钽、氧化钛、钛酸银钡、钛酸钡、钛酸银、氧化钇、氧化铝、铁电薄膜、铌锌酸铅、钛酸铅这样的高k材料中的一种。栅极材料层224a、224b和224c的构成材料例如可以为多晶硅或金属例如铝(Al)。作为示例，在本实施例中，栅极材料层采用多晶硅形成。栅极介电层和栅极材料层可以采用化学气相沉积(CVD)法形成，例如低温化学气相沉积(LTCVD)法、低压化学气相沉积(LPCVD)法、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可以采用物理气相沉积(PVD)法或溅射法形成。
[0036]此外，在第一和第二栅极结构两侧分别形成有间隙壁结构226a、226b和226c，其主要用于在通过等离子体注入工艺形成有源区时保护栅极结构不受损伤，并且有效地控制有源区与栅极结构之间的相对位置关系。这里，需着重说明的是，在常规的CMOS工艺中间隙壁结构是可选而非必需的，但在本实施例中，间隙壁结构则需要根据实际情况加以选择，以便根据需要在内部互连层(稍后描述)与栅极结构之间进行电性隔离。作为示例，间隙壁结构226a、226b和226c的构成材料可以是氮化物、氧化物或其组合。间隙壁结构可以为单层结构或多层结构。
[0037]上述的衬底、隔离区、栅极结构和间隙壁结构等的更多可替代结构以及相应的形成工艺方法和条件均为本领域技术人员所公知，在此不再详述。
[0038]接着，执行步骤S102:至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间
隙壁结构。
[0039]如图2B所示，至少部分地蚀刻去除位于所述第二栅极结构两侧的间隙壁结构226a、226c。作为示例，在本实施例中，仅蚀刻去除位于所述第二栅极结构的靠近所述第一栅极结构的一侧的间隙壁结构，如图所示。去除间隙壁结构可以进一步缩小栅极结构与隔离区之间的间距。当然，第二栅极结构两侧的间隙壁结构都被蚀刻去除的情况也包含在本发明的范围之内。作为示例，所述蚀刻具体可包括下列步骤:首先，采用新的光刻掩模版，以光刻胶作为掩膜，通过蚀刻工艺蚀刻位于所述第二栅极结构的靠近所述第一栅极结构的一侧的间隙壁结构；之后，例如等离子体灰化工艺去除光刻胶。其中，所述蚀刻工艺可以例如是干法蚀刻工艺(例如，等离子体干法蚀刻工艺)或湿法蚀刻工艺又或者两者的任意组合。更多的选择性蚀刻去除间隙壁结构的工艺方法及其参数和条件等为本领域技术人员所公知，在此不再详述。
[0040]接着，执行步骤S103:在所述衬底、所述第一和第二栅极结构上方形成内部互连材料层。
[0041]如图2C所示，在衬底210、第一和第二栅极结构上方形成内部互连材料层232。优选地，在内部互连材料层232上形成内部互连层掩蔽层(未示出)，其作用类似于常规工艺中的硬掩膜层，稍后将对此进行描述。内部互连材料层232的构成材料例如可以为多晶硅或金属例如铝(Al)，并且可以采用化学气相沉积(CVD)法形成，例如低温化学气相沉积(LTCVD)法、低压化学气相沉积(LPCVD)法、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可以采用物理气相沉积(PVD)法或溅射法形成。优选地，内部互连材料层232的构成材料及其形成方法可以与上述的栅极材料层相同。例如，在本实施例中，栅极材料层224a、224b和224c由多晶硅构成，则内部互连材料层232也可以由多晶硅构成。这样做的好处在于只需要重复用于形成栅极材料层的工艺步骤即可形成内部互连材料层，而无需另外开发新的工艺菜单，从而能够简化工艺流程并降低制造成本。此外，采用多晶硅材料作为与源/漏区连接的内部互连层(local interconnection layer)的材料时,可以将上述内部互连层视为源/漏区的一部分，甚至可以通过掺杂等工序使其成为独立的源/漏区。并且，作为虚设栅极结构的第二栅极结构不论是用金属(例如，Al)还是多晶硅构成，其也都可以视为内部互连层的一部分。
[0042]此外,优选地,在形成内部互连材料层232之前执行预清洗(pre-clean)步骤。该预清洗步骤可以采用反应性或非反应性预清洗工艺。举例来说，反应性预清洗工艺例如为采用含氢等离子的等离子工艺，而非反应性预清洗工艺例如为采用含氩等离子的等离子工艺。例如，可以用SC-1溶液(氨溶液/过氧化氢溶液的混合液)和SC-2溶液(盐酸/过氧化氢溶液的混合液)进行清洗，以清除残留在衬底表面上的异物。
[0043]然后，执行步骤S104:至少蚀刻去除位于所述第一栅极结构上的全部所述内部互连材料层，以形成与所述第一栅极结构电性隔离而与所述第二栅极结构电性连接的内部互连层。
[0044]如图2D所示，通过蚀刻工艺对位于第一栅极结构上的内部互连材料层232进行蚀亥IJ，以至少去除位于第一栅极结构上的全部内部互连材料层232，从而形成如图所示的内部互连层232a和232b。同样，所述蚀刻工艺也可以是干法蚀刻工艺(例如，等离子体干法蚀刻工艺)或湿法蚀刻工艺又或者两者的任意组合。其中，内部互连层232a、232b分别位于第一栅极结构与两个第二栅极结构其中之一之间。如图所示，内部互连层232a、232b分别通过位于第一栅极结构两侧的间隙壁结构226b而与第一栅极结构电性隔离。由于位于第二栅极结构的靠近第一栅极结构的一侧的间隙壁结构之前在步骤S102中被蚀刻去除(例如，图2D中在位于右侧的第二栅极结构左侧的间隙壁结构)，因而内部互连层232a、232b与第二栅极结构直接接触从而彼此电性连接。这里需注意的是，虽然如图2D所示，位于第二栅极结构上方的内部互连材料层232的一部分也被蚀刻去除，但本领域技术人员应认识到，位于第二栅极结构上方的内部互连材料层232也可以全部保留。
[0045]作为示例，当在步骤S103形成了内部互连层掩蔽层(未示出)时，所述蚀刻具体可包括下列步骤:首先，采用新的光刻掩模版，以光刻胶作为掩膜并辅之以步骤S103中所形成的内部互连层掩蔽层作为硬掩膜，依次蚀刻内部互连材料层232 ;之后，例如通过湿法蚀刻工艺(也称为湿法剥离)去除内部互连层掩蔽层。此步骤中所采用的干法或湿法蚀刻工艺的具体工艺参数和条件为本领域技术人员所公知，不再详述。但是，不论是干法还是湿法蚀刻工艺，都需要本领域技术人员根据实际选用的构成材料来对现有的工艺参数和条件加以选择并调整，藉此以获得最佳工艺结果。
[0046]然后，执行步骤S105:在所述内部互连层上形成源/漏区接触孔。
[0047]在形成内部互连层232a和232b之后，可以继续执行常规的互连工艺，例如层间介电层沉积、接触孔蚀刻以及接触插塞形成等。具体地，如图2E所示，在衬底210上方形成层间介电层240。然后，如图2F所示，在层间介电层240中形成与内部互连层232a、232b对应的源/漏区接触孔242、244。其中，所述源/漏区接触孔242、244分别经由内部互连层232a、232b而连接至位于上述的有源区中的源/漏区(未示出)。并且，在于层间介电层240中形成源/漏区接触孔242、244的同时，在所述层间介电层中也形成与包括栅极介电层222a和栅极材料层224a的第一栅极结构对应的栅极接触孔(未示出)。虽然图中栅极接触孔仅示出为形成在第一栅极结构上，但本领域技术人员应理解也可以在其他的栅极结构例如作为虚设栅极结构的第二栅极结构上形成栅极接触孔。这里，需予以说明的是，由于第二栅极结构为虚设栅极结构，因此，位于其上方的栅极接触孔实际并非用作栅极接触孔，而是作为一般的用于互连的接触孔。
[0048]通过如上所述的方法步骤最终获得如图2F所示的半导体器件结构。如图所示，所述半导体器件结构包括衬底(210)、(222b和224b)、第二栅极结构(222a和242a ;222c和242c)以及内部互连层(232a、232b)。其中，所述衬底包括有源区(未标出)和隔离区(212)。所述第一栅极结构位于所述有源区上方。所述第二栅极结构位于所述隔离区上方，且为虚设栅极结构。所述内部互连层将所述有源区中的源/漏区与所述第二栅极结构彼此电性相连，而与所述第一栅极结构电性隔离。作为示例，如图所示，内部互连层232a位于所述第一栅极结构与一个所述第二栅极结构之间，且内部互连层232b位于所述第一栅极结构与另一个所述第二栅极结构之间。
[0049]此外，图2F所示的半导体器件结构还可以包括间隙壁结构(226b)。所述间隙壁结构形成在所述第一栅极结构的两侧，以确保所述内部互连层与所述第一栅极结构电性隔离，同时由于接触孔可以部分地形成在所述第二栅极结构上，即可以部分地形成在隔离区上，因此可以缩短第一栅极结构与隔离区之间的间距。其中，所述内部互连层通过所述间隙壁结构而与所述第一栅极结构电性隔离，同时由于所述内部互连层与所述第二栅极结构之间不存在间隙壁结构，因而所述内部互连层与所述第二栅极结构直接接触而电性相连。例如，内部互连层232a、232b通过间隙壁结构226b分别与所述第一栅极结构电性隔离，而与所述第二栅极结构例如通过直接接触而电性连接。此外，由于在内部互连层与第二栅极结构之间不存在间隙壁，因而能够进一步缩短第一栅极结构与第二栅极结构、即与隔离区之间的间距。
[0050]此外，图2F所示的半导体器件结构还可以包括层间介电层(240)。所述层间介电层形成在所述衬底、所述第一和第二栅极结构上方，且所述层间介电层中形成有与所述源/漏区对应的源/漏区接触孔(242、244)。其中，源/漏区接触孔242、244分别经由内部互连层232a、232b而与所述源/漏区电性连接。此外，当采用多晶硅材料作为与源/漏区连接的内部互连层的材料时，可以将上述内部互连层视为源/漏区的一部分，甚至可以通过掺杂等工序使其成为独立的源/漏区。并且，作为虚设栅极结构的第二栅极结构不论是用金属(例如，Al)还是多晶硅构成，其也都可以视为内部互连层的一部分。
[0051]这里，本领域技术人员应认识到，图2E所示的半导体器件结构的制作方法并不限于上述的步骤SlOf S104，而是还可以采用其他方法，并且采用其他方法形成的图2E所示的半导体器件结果因而也落入在本发明的保护范围内。
[0052]图3所示为根据现有技术制作的相当于图2F的半导体器件结构的示意性剖面图。与图3中所示半导体器件结构中的第一栅极结构与位于隔离区312上的第二栅极结构之间的间距(图中双向箭头X2所示)相比，图2E中第一栅极结构与位于隔离区212上的第二栅极结构之间的间距(图中双向箭头X1所示)均得以减小。这主要是因为通过提供与栅极结构电性隔离而与源/漏区电性连接的内部互连层，能够将接触孔形成在隔离区上方，从而使栅极结构与隔离区之间的间距不再受栅极间隙壁、接触孔-有源区规则等因素所限制。具体地，由于接触孔可以部分地形成在所述第二栅极结构上，因此可以缩短第一栅极结构与隔离区之间的间距。此外，由于第二栅极结构与第一栅极结构之间不存在间隙壁结构，因而能够进一步缩小第一栅极结构与隔离区之间的间距。
[0053]综上所述，根据本发明的方法，能够减小栅极结构与隔离区(例如，STI结构)之间的间距，从而缩小半导体器件的芯片尺寸，进而提高半导体晶片的利用率并降低制造成本。并且，由于虚设栅极结构可以用作第一层互连层，因而可以省略一道外部互连工序，从而能够进一步降低制造成本。此外，由于隔离区上的虚设多晶硅栅极结构与有源区的多晶硅栅极结构是在同一工艺步骤中形成的，因而本发明的方法能够与现有工艺兼容，简单易行并实现可靠的在线工艺控制。
[0054]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于制作半导体器件结构的方法，包括: 提供衬底，所述衬底包括有源区和隔离区，在所述衬底上形成有位于所述有源区上方的第一栅极结构和位于所述隔离区上方的作为虚设栅极结构的第二栅极结构，其中，在所述第一栅极结构两侧以及所述第二栅极结构两侧形成有间隙壁结构； 至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构； 在所述衬底、所述第一和第二栅极结构上方形成内部互连材料层； 至少蚀刻去除位于所述第一栅极结构上的全部所述内部互连材料层，以形成与所述第一栅极结构电性隔离而与所述第二栅极结构电性连接的内部互连层；以及在所述内部互连层上形成源/漏区接触孔。
2.根据权利要求1所述的方法，其中，形成所述源/漏区接触孔的步骤包括: 在所述衬底上方形成层间介电层；以及 在所述层间介电层中形成与所述内部互连层对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而连接至位于所述有源区中的源/漏区。
3.根据权利要求2所述的方法，其中，当在所述层间介电层中形成所述源/漏区接触孔时，在所述层间介电层中形成 与所述第一栅极结构对应的栅极接触孔。
4.根据权利要求1所述的方法，其中，所述第一和第二栅极结构均包括栅极介电层和位于所述栅极介电层上的栅极材料层。
5.根据权利要求4所述的方法，其中，所述内部互连材料层的构成材料与所述栅极材料层的构成材料相同。
6.根据权利要求4或5所述的方法，其中，所述栅极材料层的构成材料为多晶硅。
7.根据权利要求1所述的方法，其中，至少部分地蚀刻去除位于所述第二栅极结构两侧的所述间隙壁结构的步骤是使用掩模版通过选择性蚀刻工艺来执行的。
8.根据权利要求1所述的方法，其中，所述第二栅极结构与所述第一栅极结构是采用相同的工艺步骤同时形成的。
9.根据权利要求1所述的方法，其中，蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的步骤包括: 在所述内部互连材料层上形成内部互连层掩蔽层； 依次蚀刻所述内部互连层掩蔽层和所述内部互连材料层，以形成所述内部互连层；以及 去除所述内部互连层掩蔽层。
10.根据权利要求9所述的方法，其中，去除所述内部互连层掩蔽层采用湿法蚀刻工艺。
11.根据权利要求1所述的方法，其中，所述隔离区采用浅槽隔离工艺形成。
12.根据权利要求1所述的方法，其中，在所述衬底上方形成所述内部互连材料层之前还包括预清洗步骤。
13.根据权利要求1所述的方法，其中，在蚀刻去除位于所述第一栅极结构上的所述内部互连材料层的同时，蚀刻去除位于所述第二栅极结构上的一部分所述内部互连层。
14.根据权利要求1所述的方法，其中，位于所述第二栅极结构的靠近所述第一栅极结构的一侧的所述间隙壁结构被蚀刻去除。
15.一种半导体器件结构，包括: 衬底，所述衬底包括有源区和隔离区； 第一栅极结构，所述第一栅极结构位于所述有源区上方； 第二栅极结构，所述第二栅极结构位于所述隔离区上方，且为虚设栅极结构；和内部互连层，所述内部互连层将位于所述有源区中的源/漏区与所述第二栅极结彼此电性相连，而与所述第一栅极结构电性隔离。
16.根据权利要求15所述的半导体器件结构，还包括: 间隙壁结构，所述间隙壁结构位于所述第一栅极结构的两侧，并且 其中，所述内部互连层通过所述间隙壁结构而与所述第一栅极结构电性隔离。
17.根据权利要求16所述的半导体器件结构，其中，所述间隙壁结构还形成在所述第二栅极结构的远离所述第一栅极结构的一侧。
18.根据权利要求15所述的半导体器件结构，还包括: 层间介电层，所述层间介电层形成在所述衬底、所述第一和第二栅极结构上方，且所述层间介电层中形成有与所述源/漏区对应的源/漏区接触孔，所述源/漏区接触孔经由所述内部互连层而与所述源/漏区电性连接。
19.根据权利要求15所述的半导体器件结构，其中，在所述层间介电层中还形成有与所述第一栅极结构对应的栅极接触孔。
【文档编号】H01L27/092GK103681271SQ201210324133
【公开日】2014年3月26日 申请日期:2012年9月4日 优先权日:2012年9月4日
【发明者】曹国豪, 蒲贤勇, 杨广立, 汪铭 申请人:中芯国际集成电路制造(上海)有限公司