半导体封装件的制法

半导体封装件的制法
【专利摘要】一种半导体封装件的制法，其包括：于一金属基板的顶面上接置半导体芯片，该金属基板的顶面上具有多个突出的导电引脚；电性连接该半导体芯片与导电引脚；于该金属基板顶面上形成封装胶体；于该金属基板的底面的外缘上形成阻挡层；对该金属基板的底面进行蚀刻，以移除未被该阻挡层所覆盖的金属基板的部分厚度，并使得该金属基板的第二表面于外缘定义出突起部；于该金属基板的底面上形成位置对应各该导电引脚的图案化阻层；对该金属基板的底面进行蚀刻，以移除未被该图案化阻层所覆盖的金属基板；移除该图案化阻层；以及进行切割步骤，以移除该突起部。本发明可有效增进封装件的效能。
【专利说明】
【技术领域】
[0001] 本发明涉及一种半导体封装件的制法，尤指一种四方平面无引脚半导体封装件的 制法。 半导体封装件的制法

【背景技术】
[0002] 四方平面无引脚（Quad Flat No Lead，简称QFN)半导体封装件为一种使接 脚底面外露于封装层底部表面的封装单元，一般是采用表面粘着技术（surface mount technology，简称SMT)将四方平面无引脚半导体封装件接置于印刷电路板上，由此以形成 一具有特定功能的电路模块。
[0003] 随着电子组件轻薄短小的趋势发展，半导体封装件的厚度已成为现今封装领域发 展的重点之一。图1所示者为现有的预蚀刻后的半导体封装件的剖视图，其制法为先提供 一个预蚀刻好的导线架（leadframe) 10,该导线架10的顶表面具有多个突起的导电引脚 l〇la与置晶垫l〇lb，接着，通过粘着层12将一半导体芯片11设置于该导线架10的置晶垫 101b上，并通过多个焊线13将该半导体芯片11的电极垫111电性连接至该导线架10的导 电引脚l〇la，之后，于该导线架10的顶表面上形成封装胶体14以包覆半导体芯片11，对该 导线架10的底表面进行预蚀刻（pre-etching)步骤，其目的为薄化基板，以使导线架10达 到一预定厚度，最后，再次对该导线架10的底表面进行最终蚀刻（final etching)，以使该 导线架10的导电引脚l〇la成为彼此电性独立的接脚，以分别用于不同的电性连接路径。
[0004] 然而，因为该预蚀刻为全面性蚀刻，也就是对该导线架10的底表面进行全面性蚀 亥IJ，所以该预蚀刻完成后并无任何基准点可供参考或量测已蚀刻深度及导线架10的剩余 厚度R，即无法得知已蚀刻深度及导线架10的剩余厚度，因而无法得知导电引脚101a及置 晶垫101b的高度，进而会影响最终半导体封装件的接脚的站立高度（stand off)与其各导 电引脚101a间的共面性（coplanarity)，并导致半导体封装件的良率问题，造成制造成本 提1?。
[0005] 因此，如何避免上述现有技术中的种种问题，实已成为目前业界所急需解决的课 题。


【发明内容】

[0006] 有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种半导体封装件的制 法，可有效增进封装件的效能。
[0007] 本发明的半导体封装件的制法包括：提供一封装件，该封装件包含：一具有相对 的第一表面及第二表面的金属基板，该金属基板的第一表面接置有一半导体芯片，且该半 导体芯片具有多个电极垫，该金属基板的第一表面上具有多个突出的导电引脚，该半导体 芯片的电极垫电性连接至该导电引脚；一封装胶体，其包覆该金属基板及半导体芯片；以 及阻挡层，其形成于该金属基板的第二表面外缘；以及蚀刻该金属基板的第二表面，以移除 未被该阻挡层所覆盖的金属基板的部分厚度，并使得该金属基板的第二表面于外缘定义出 关起部。
[0008] 所述的半导体封装件的制法还包括下列步骤：于该金属基板的第二表面上形成位 置对应各该导电引脚的图案化阻层；蚀刻该金属基板的第二表面，以移除未被该图案化阻 层所覆盖的金属基板，并定义出多个金属接脚；移除该图案化阻层；以及进行切割步骤，以 移除该关起部。
[0009] 于前述的半导体封装件的制法中，于移除该图案化阻层之后，还包括于该封装胶 体形成有该金属接脚的侧上形成外露各该金属接脚的末端的绝缘保护层。
[0010] 依上所述的半导体封装件的制法，还包括于各该金属接脚的末端上形成导电组 件，该导电组件为焊球，且该半导体芯片通过粘着层以接置于该金属基板上。
[0011] 又于前述的半导体封装件的制法中，该阻挡层为抗化学蚀刻材料，该抗化学蚀刻 材料为光阻，且该阻挡层的形成是通过涂布、网印或粘贴方式。
[0012] 又于本发明的半导体封装件的制法中，形成该金属基板的材质为铜，且该金属基 板为导线架形式。
[0013] 由上可知，由于本发明通过阻挡层的巧妙设置而能得知已蚀刻深度及导线架的剩 余厚度，所以能精确控制后续蚀刻工艺，以避免因过度蚀刻或蚀刻不足所致的接脚形状与 其共面性不佳的问题，进而增进半导体封装件的效能。

【专利附图】

【附图说明】
[0014] 图1所示者为现有的预蚀刻后的半导体封装件的剖视图。
[0015] 图2A至图2F所示者为本发明的半导体封装件的制法的剖视图。
[0016] 图3所示者为本发明的半导体封装件的制法的另一实施例的剖视图。
[0017] 符号说明
[0018] 10 导线架
[0019] 101a、201a 导电引脚
[0020] 101b、201b 置晶垫
[0021] 11、21 半导体芯片
[0022] 111、211 电极垫
[0023] 12、22 粘着层
[0024] 13、23 焊线
[0025] 14、24 封装胶体
[0026] 20 金属基板
[0027] 20a 第一表面
[0028] 20b 第二表面
[0029] 20c 第三表面
[0030] 201a 导电引脚
[0031] 201b 置晶垫
[0032] 202 突起部
[0033] 203 金属接脚
[0034] 21a 作用面
[0035] 21b 非作用面
[0036] 25 阻挡层
[0037] 26 图案化阻层
[0038] 27 绝缘保护层
[0039] 28 导电组件
[0040] 29 表面处理层
[0041] D 已蚀刻深度
[0042] R 剩余厚度。

【具体实施方式】
[0043] 以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明 书所揭示的内容轻易地了解本发明的其它优点及功效。
[0044] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭 示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故 不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明 所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范 围内。同时，本说明书中所引用的如「上」、「侧」、「外缘」、「末端」及「一」等的用语，亦仅为 便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质 变更技术内容下，当也视为本发明可实施的范畴。
[0045] 图2A至图2F所示者，为本发明的半导体封装件的制法的剖视图。
[0046] 如图2A所不，提供一金属基板20,其具有相对的第一表面20a与第二表面20b，该 金属基板20的第一表面20a上形成有多个突出的导电引脚201a与置晶垫201b，该导电引 脚201a由蚀刻所形成，接着，于该金属基板20的第一表面20a上接置具有相对的作用面 21a与非作用面21b的半导体芯片21，形成该金属基板20的材质为铜，且该金属基板20可 为导线架形式，该作用面21a上形成有多个电极垫211，且该导电引脚201a上可形成有表面 处理层29,该表面处理层29的材质选自锡、银、镍、金、铬/钛、镍/金、镍/钯、镍/钯/金、 有机保焊膜、化镍浸金、焊锡或无铅焊锡的群组，于本实施例中，该半导体芯片21以其非作 用面21b接置于该置晶垫201b上，该半导体芯片21的非作用面21b通过粘着层22(例如为 银胶、胶膜的材质）以接置于该金属基板20上，接着，以多个焊线23电性连接该电极垫211 与导电引脚201a，该表面处理层29可仅放置于焊线23焊接于导电引线201a的部分。于其 它实施例中，该半导体芯片21可通过多个导电凸块经由作用面21a通过覆晶（flip-chip) 的方式电性连接至导电引脚201a上。于该金属基板20的第一表面20a上形成封装胶体 24,该封装胶体24包覆该半导体芯片21、该等焊线23、该金属基板20的第一表面20a与导 电引脚201a。该金属基板20的第二表面20b上形成有一阻挡层25,该阻挡层25于本实施 例形成于第二表面20b的外缘侧，于其它实施例中，该阻挡层25可依实际需求设置。于本 实施例中，该阻挡层25为一光阻，该光阻可选自液态光阻或干膜光阻，经由旋转涂布或压 膜形成于该金属基板20的第二表面20b上。该阻挡层25的材质选自可以抗后续蚀刻金属 基板20的材料。
[0047] 接着，如图2B所示，于前述的工艺中，因需由该金属基板20提供足够的机械强度， 因此该金属基板20具有一厚度，而于封装胶体24形成之后，为降低半导体封装件的整体厚 度，因此会对该金属基板20的第二表面20b进行第一次蚀刻，以移除未被该阻挡层25所覆 盖的金属基板20的部分，使未被该阻挡层25所覆盖的金属基板20薄化至一定厚度，而通 过该阻挡层25在蚀刻工艺中阻挡金属基板20,使得该金属基板20的第二表面20b于外缘 定义出突起部202,此时，即可通过量测该突起部202至蚀刻金属基板20后的第三表面20c 而得到已蚀刻深度D，通过量测该突起部202而可以准确控制欲蚀刻的深度。进而使该导电 引脚201a能够准确控制至需求高度。
[0048] 如图2C所不，于该金属基板20的第二表面20b上形成位置对应各该导电引脚 201a及置晶垫201b的图案化阻层26。
[0049] 如图2D所示，对该金属基板20的第二表面20b进行第二次蚀刻，以移除未被该图 案化阻层26所覆盖的金属基板20,并定义出多个金属接脚203,并移除该图案化阻层26。
[0050] 如图2E所示，于该封装胶体24形成有该金属接脚203的侧上形成外露各该金属 接脚203的末端的绝缘保护层27。于本实施例中，该绝缘保护层27可为绿漆，以作为后续 植球时的防焊层。
[0051] 如图2F所示，于各该金属接脚203的末端上形成导电组件28,并进行切割步骤，以 移除该突起部202,其中，该导电组件28为焊球。该焊球可经由植球或网板印刷形成于金属 接脚203上。
[0052] 要补充说明的是，于该金属基板具有数组的多个封装单元的情况下，该阻挡层可 仅形成于整个金属基板的最外围，且于切单时顺便移除该最外围部分，如图3所示，如此则 能够进一步节省金属基板的使用面积。
[0053] 综上所述，相比于现有技术，由于本发明通过阻挡层的巧妙设置而能得知已蚀刻 深度及导线架的剩余厚度，所以能精确控制后续蚀刻工艺，以避免因过度蚀刻或蚀刻不足 所致的接脚形状与其共面性不佳的问题，进而增进半导体封装件的效能。
[0054] 上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任 何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本 发明的权利保护范围，应如权利要求书所列。
【权利要求】
1. 一种半导体封装件的制法，包括： 提供一封装件，该封装件包含： 一具有相对的第一表面及第二表面的金属基板，该金属基板的第一表面接置有一半导 体芯片，且该半导体芯片具有多个电极垫，该金属基板的第一表面上并具有多个突出的导 电引脚，以供该半导体芯片的电极垫电性连接至该导电引脚； 一封装胶体，其包覆该金属基板及半导体芯片；以及 阻挡层，其形成于该金属基板的第二表面外缘；以及 蚀刻该金属基板的第二表面，以移除未被该阻挡层所覆盖的金属基板的部分厚度，并 使得该金属基板的第二表面于外缘定义出突起部。
2. 根据权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括下列步骤： 于该金属基板的第二表面上形成位置对应各该导电引脚的图案化阻层； 蚀刻该金属基板的第二表面，以移除未被该图案化阻层所覆盖的金属基板，并定义出 多个金属接脚； 移除该图案化阻层；以及 进行切割步骤，以移除该突起部。
3. 根据权利要求2所述的半导体封装件的制法，其特征在于，于移除该图案化阻层之 后，还包括于该封装胶体形成有该金属接脚的侧上形成外露各该金属接脚的末端的绝缘保 护层。
4. 根据权利要求3所述的半导体封装件的制法，其特征在于，该制法还包括于各该金 属接脚的末端上形成导电组件。
5. 根据权利要求4所述的半导体封装件的制法，其特征在于，该导电组件为焊球。
6. 根据权利要求1所述的半导体封装件的制法，其特征在于，该半导体芯片通过粘着 层以接置于该金属基板上。
7. 根据权利要求1所述的半导体封装件的制法，其特征在于，该阻挡层为抗化学蚀刻 材料。
8. 根据权利要求7所述的半导体封装件的制法，其特征在于，该抗化学蚀刻材料为光 阻。
9. 根据权利要求1所述的半导体封装件的制法，其特征在于，该阻挡层的形成是通过 涂布、网印或粘贴方式为之。
10. 根据权利要求1所述的半导体封装件的制法，其特征在于，形成该金属基板的材质 为铜。
11. 根据权利要求1所述的半导体封装件的制法，其特征在于，该金属基板为导线架。
【文档编号】H01L21/48GK104112674SQ201310152492
【公开日】2014年10月22日 申请日期:2013年4月27日 优先权日:2013年4月18日
【发明者】林邦群, 萧仁智, 陈泳良 申请人:矽品精密工业股份有限公司