半导体封装件及其制法
【专利摘要】一种半导体封装件及其制法，该半导体封装件包括：具有开口的基板、置放于该开口中的第一半导体组件、包覆该第一半导体组件的包覆层、以及设于该包覆层上的第二半导体组件，以通过该基板具有开口，将该第一半导体组件设于该开口中，所以无需研磨半导体组件，即可降低该半导体封装件的高度。
【专利说明】半导体封装件及其制法
【技术领域】
[0001] 本发明涉及一种半导体封装件，尤指一种堆栈多个半导体组件的半导体封装件。
【背景技术】
[0002] 由于电子产品的微小化以及高运作速度需求的增加，而为提高单一半导体封装 结构的性能与容量以符合电子产品小型化的需求，半导体封装件结构以多芯片模块化 (Multichip Module)乃成一趋势，以由此将两个或两个以上的半导体芯片组合在单一封装 结构中，以缩减电子产品整体电路结构体积，并提升电性功能。也就是，多芯片封装结构可 通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运作速度的限制最小化。 此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。
[0003] 常见的多芯片封装结构为采用并排式（side - by - side)多芯片封装结构，其通 过将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电 线路间的连接一般是通过导线焊接方式（wire bonding)达成。然而该并排式多芯片封装 构造的缺点为封装成本太高及封装件尺寸太大，因该共同基板的面积会随着芯片数目的增 加而增加。
[0004] 为解决上述现有问题，近年来是使用垂直式的堆栈方法以增加芯片的数量，且其 堆栈的方式是依芯片的设计与打线工艺而各有不同。例如：记忆卡的电子装置中所设的闪 存芯片（flash memory chip),该芯片的焊垫集中于一边，所以其堆栈方式为阶梯状结构， 以便于打线且可减少置放内存芯片的面积。
[0005] 图1A为现有记忆卡的多芯片堆栈的半导体封装件1，其于一封装基板10上堆栈多 个内存芯片14,且于不妨碍打线作业的原则下，该些内存芯片14彼此以阶梯状结构堆栈， 再于该内存芯片14上设置一控制芯片（controller) 12,并通过多个焊线120, 140使该些内 存芯片14及该控制芯片12电性连接该封装基板10。
[0006] 图1B为现有另一种多芯片堆栈的半导体封装件Γ，其包括：一封装基板10、以结 合层11设于该封装基板10上的控制芯片12、形成于该封装基板10上以包覆该控制芯片 12的包覆层13、彼此以结合层14a呈现阶梯状结构的堆栈方式而位于该包覆层13上的多 个内存芯片14、以及形成于该封装基板10上的封装胶体15。
[0007] 然而，上述两种现有半导体封装件1，Γ中，当内存芯片14的层数增加时，该半导 体封装件1，Γ的高度也随之增加，因而难以符合薄化的需求。若要维持较薄的半导体封装 件1，Γ的体积，则需利用如研磨的薄化方式使该些内存芯片14变薄，却因此增加制作成 本，致使不符合经济效益。
[0008] 因此，如何克服现有半导体封装件的种种问题，实为一重要课题。
【发明内容】
[0009] 为克服现有技术的问题，本发明的主要目的在于提出一种半导体封装件，无需研 磨半导体组件，即可降低该半导体封装件的高度。
[0010] 本实用新型的半导体封装件包括：基板，其具有开口；第一半导体组件，其置放于 该开口中；包覆层，其形成于该开口中以包覆该第一半导体组件；以及至少一第二半导体 组件，其设于该包覆层上。
[0011] 本发明还提出一种半导体封装件的制法，其包括：提供一具有开口的基板；置放 第一半导体组件于该开口中；以及形成包覆层于该开口中以包覆该第一半导体组件，且结 合至少一第二半导体组件于该包覆层上。
[0012] 前述的制法中，形成该包覆层的工艺包括：形成该包覆层于该第二半导体组件上； 以及该第二半导体组件以该包覆层压合于该第一半导体组件上，使该包覆层包覆该第一半 导体组件。
[0013] 前述的半导体封装件及其制法中，该开口贯穿该基板。因此，前述的制法中，还包 括形成承载件于该开口的一侧，以令该承载件承载该开口中的第一半导体组件，且于形成 该包覆层之后，还包括移除该承载件。
[0014] 前述的半导体封装件及其制法中，该开口呈阶梯状。
[0015] 前述的半导体封装件及其制法中，该第一半导体组件为控制芯片，且该第一半导 体组件电性连接该基板，例如，电性连接至该基板的开口中的表面。
[0016] 前述的半导体封装件及其制法中，该第二半导体组件为内存芯片，且该第二半导 体组件电性连接该基板。
[0017] 前述的半导体封装件及其制法中，该第二半导体组件的宽度大于该开口的宽度， 且该第二半导体组件设于该基板的具有该开口的表面的上方。
[0018] 前述的半导体封装件及其制法中，当该第二半导体组件为多个时，该些第二半导 体组件彼此以阶梯状结构堆栈。
[0019] 另外，前述的半导体封装件及其制法中，还包括封装胶体，其形成于该基板上，以 包覆该第二半导体组件与该包覆层。
[0020] 由上可知，本发明半导体封装件及其制法，其通过该基板具有开口，以将该第一半 导体组件设于该开口中，所以相比于现有技术，本发明无需研磨半导体组件，即可降低该半 导体封装件的高度，因而能缩小封装件的体积及降低制作成本。
【专利附图】
【附图说明】
[0021] 图1A为现有半导体封装件的剖面示意图；
[0022] 图1B为现有半导体封装件的剖面示意图；
[0023] 图2A至图2D为绘示本发明的半导体封装件的制法的第一实施例的剖面示意图； 以及
[0024] 图3A至图3C为绘示本发明的半导体封装件的制法的第二实施例的剖面示意图。
[0025] 符号说明
[0026] 1，Γ，2, 2' 半导体封装件
[0027] 10 封装基板
[0028] 11，14a 结合层
[0029] 12 控制芯片
[0030] 120, 140, 220, 240 焊线
[0031] 13, 23 包覆层
[0032] 14 内存芯片
[0033] 15, 25 封装胶体
[0034] 20 基板
[0035] 20a 第一表面
[0036] 20b 第二表面
[0037] 20c 底部
[0038] 200,200， 开口
[0039] 21 承载件
[0040] 210 第一结合层
[0041] 22 第一半导体组件
[0042] 24, 24' 第二半导体组件
[0043] 24a 第二结合层。
【具体实施方式】
[0044] 以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明 书所揭示的内容轻易地了解本发明的其它优点及功效。
[0045] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭 示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所 以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发 明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的 范围内。同时，本说明书中所引用的如"上"、"第一"、"第二"及"一"等用语，也仅为便于叙 述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技 术内容下，当也视为本发明可实施的范畴。
[0046] 图2A至图2D为绘示本发明的半导体封装件2的制法的第一实施例的剖面示意 图。
[0047] 如图2A所示，提供一具有开口 200的基板20。
[0048] 于本实施例中，该基板20为封装用的线路板且具有相对的第一表面20a与第二表 面20b，且该开口 200的底部20c连通该基板20的第二表面20b，以令该开口 200贯穿该基 板20而呈阶梯状。
[0049] 如图2B所示，于该开口 200的一侧（如图中的基板20的第二表面20b)设置一承 载件21，再通过一第一结合层210将一第一半导体组件22结合于该开口 200中的承载件 21上，以令该承载件21承载该第一半导体组件22。
[0050] 于本实施例中，该第一半导体组件22为控制芯片且电性连接该基板20,例如，以 焊线220的打线方式或以导电凸块（图未示)的覆晶方式电性连接该开口 200的底部20c上 的电性接触垫（图未示)。
[0051] 此外，该承载件21为临时薄膜（Temporary film),且该第一结合层210为胶膜 (film)或如环氧树脂（epoxy)的高分子化合物。
[0052] 如图2C所示，形成一包覆层23于该开口 200中以包覆该第一半导体组件22及焊 线220。具体地，于一第二半导体组件24下方贴合一非导电的包覆层23,再以该包覆层23 朝该基板20的方向压合于该第一半导体组件22及焊线220上，使该包覆层23包覆该第一 半导体组件22及焊线220。
[0053] 于本实施例中，该包覆层23包覆该第一半导体组件22及焊线220的工艺利用胶 膜包线（Film over Wire, F0W)技术进行。
[0054] 此外，该第二半导体组件24的宽度大于该开口 200的宽度，且该第二半导体组件 24设于该基板20的第一表面20a上方。
[0055] 如图2D所示，堆栈其它多个第二半导体组件24'于该第二半导体组件24上。接 着，形成封装胶体25于该基板20上，以包覆该些第二半导体组件24, 24'与该包覆层23。 最后，移除该承载件21，以露出该第一结合层210。
[0056] 于本实施例中，该些第二半导体组件24, 24'彼此以阶梯状结构堆栈并通过第二结 合层24a相互结合，且该些第二半导体组件24, 24'的至少一者为内存芯片，又于形成该封 装胶体25前，先使该些第二半导体组件24, 24'电性连接该基板20,例如，以焊线240的打 线方式或以导电凸块（图未示）的覆晶方式。
[0057] 图3A至图3C为绘示本发明的半导体封装件2'的制法的第二实施例的剖面示意 图。本实施例与第一实施例的差异仅在于开口 200'的设计，其它结构大致相同，所以不再 赘述相同之处。
[0058] 如图3A所示，提供一具有开口 200'的基板20,且该开口 200'未贯穿该基板20， 也就是该开口 200的底部20c未连通该基板20的第二表面20b。于另一实施例中，该开口 200'虽未贯穿该基板20,该开口 200仍可呈阶梯状。
[0059] 如图3B所示，将一第一半导体组件22结合于该开口 200'的底部20c上，且该第 一半导体组件22以焊线220电性连接该基板20。
[0060] 因该开口 200'并未贯穿该基板20,所以无需使用临时薄膜。
[0061] 如图3C所示，于一第二半导体组件24下方贴合一包覆层23,再以该包覆层23压 合于该第一半导体组件22及焊线220上，使该包覆层23形成于该开口 200'中以包覆该第 一半导体组件22及焊线220。接着，堆栈多个其它第二半导体组件24'于该第二半导体组 件24上。之后，形成封装胶体25于该基板20上，以包覆该些第二半导体组件24, 24'与该 包覆层23。
[0062] 本发明通过将该第一半导体组件22设置于该基板20的开口 200,200'中，再将该 第二半导体组件24设于该第一半导体组件22上方，藉以避免该半导体封装件2, 2'的体积 增加，且也无需研磨该第二半导体组件24,因而能降低制作成本。
[0063] 此外，用以连接该第一半导体组件22的焊线220,其一端电性连接于该开口 200,200'中的基板20表面，而非该开口 200,200'外的基板20表面，藉以降低该焊线220 的弧高（loop height),不仅能降低该包覆层23的高度而减少该半导体封装件2, 2'的体 积，且同时能减少该焊线220的长度而降低材料成本。
[0064] 本发明提供一种半导体封装件2, 2'，其包括：具有一开口 200, 200'的一基板20、 置放于该开口 200, 200'中的一第一半导体组件22、形成于该开口 200, 200'中以包覆该第 一半导体组件22的一包覆层23、以及堆栈于该包覆层23上的至少一第二半导体组件24。 [0065] 所述的半导体封装件2, 2'还包括形成于该基板20上的封装胶体25,其包覆该第 二半导体组件24与该包覆层23。
[0066] 所述的第一半导体组件22为控制芯片，且电性连接该基板20。
[0067] 所述的第二半导体组件24为内存芯片，且电性连接该基板20。
[0068] 于一实施例中，所述的开口 200'贯穿该基板20。于一实施例中，该开口 200, 200' 呈阶梯状。
[0069] 于一实施例中，该第二半导体组件24的宽度大于该开口 200的宽度。
[0070] 于一实施例中，该第二半导体组件24设于该基板20的第一表面20a上方。
[0071] 于一实施例中，当该第二半导体组件24为多个时，该些第二半导体组件24彼此以 阶梯状结构堆栈。
[0072] 综上所述，本发明的半导体封装件及其制法，主要通过将该第一半导体组件收纳 于该基板的开口中，以达到薄化封装件的目的，且兼具简化工艺以降低制作成本的优点。
[0073] 上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任 何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本 发明的权利保护范围，应如权利要求书所列。
【权利要求】
1. 一种半导体封装件，其包括： 基板，其具有开口； 第一半导体组件，其置放于该开口中； 包覆层，其形成于该开口中以包覆该第一半导体组件；以及 至少一第二半导体组件，其设于该包覆层上。
2. 根据权利要求1所述的半导体封装件，其特征在于，该开口贯穿该基板。
3. 根据权利要求1所述的半导体封装件，其特征在于，该开口呈阶梯状。
4. 根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件为控制芯片。
5. 根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件电性连接该 基板。
6. 根据权利要求5所述的半导体封装件，其特征在于，该第一半导体组件电性连接至 该基板的开口中的表面。
7. 根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件为内存芯片。
8. 根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件电性连接该 基板。
9. 根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件的宽度大于 该开口的宽度。
10. 根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件设于该基板 的具有该开口的表面的上方。
11. 根据权利要求1所述的半导体封装件，其特征在于，当该第二半导体组件为多个 时，该些第二半导体组件彼此以阶梯状结构堆栈。
12. 根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括封装胶 体，其形成于该基板上，以包覆该第二半导体组件与该包覆层。
13. -种半导体封装件的制法，其包括： 提供一具有开口的基板； 置放第一半导体组件于该基板的开口中； 形成包覆层于该开口中以包覆该第一半导体组件；以及 结合至少一第二半导体组件于该包覆层上。
14. 一种半导体封装件的制法，其包括： 提供一具有开口的基板； 置放第一半导体组件于该基板的开口中； 结合一包覆层于至少一第二半导体组件上；以及 将该第二半导体组件以该包覆层压合于该第一半导体组件上，使该包覆层包覆该第一 半导体组件。
15. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该开口贯穿该基 板。
16. 根据权利要求15所述的半导体封装件的制法，其特征在于，该制法还包括形成承 载件于该开口的一侧，以令该承载件承载该开口中的第一半导体组件。
17. 根据权利要求16所述的半导体封装件的制法，其特征在于，于该包覆层包覆该第 一半导体组件之后，还包括移除该承载件。
18. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该开口呈阶梯状。
19. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第一半导体组 件为控制芯片。
20. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第一半导体组 件电性连接该基板。
21. 根据权利要求20所述的半导体封装件的制法，其特征在于，该第一半导体组件电 性连接至该基板的开口中的表面。
22. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第二半导体组 件为内存芯片。
23. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第二半导体组 件电性连接该基板。
24. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第二半导体组 件的宽度大于该开口的宽度。
25. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该第二半导体组 件设于该基板的具有该开口的表面的上方。
26. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，当该第二半导体 组件为多个时，该些第二半导体组件彼此以阶梯状结构堆栈。
27. 根据权利要求13或14所述的半导体封装件的制法，其特征在于，该制法还包括形 成封装胶体于该基板上，以包覆该第二半导体组件与该包覆层。
【文档编号】H01L21/56GK104103605SQ201310124379
【公开日】2014年10月15日 申请日期:2013年4月11日 优先权日:2013年4月1日
【发明者】李建唐 申请人:矽品精密工业股份有限公司