一种半导体器件的检测结构的制作方法
【专利摘要】本发明涉及一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器；其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端；所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。本发明提供了一种新的用来表征MOS管失配的检测结构，所述检测机构包括两个或者多个反相器，其中所述第一反相器的输入端和输出端连接在一起，同时剩余的反相器的输入端也连接至V1，然后依次考察剩余反相器的输出电压Vout，本发明所述检测结构可以更加高效的优化器件的工艺过程，以及实现对芯片上（on-chip）的监控。
【专利说明】一种半导体器件的检测结构
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的检测结构。
【背景技术】
[0002]随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。这些改进对于单个器件的寿命影响非常大，可能造成局部区域的脆弱性增加、功率密度的提高、器件的复杂性增加以及引入新的失效机制，同时较小的容错空间意味着寿命问题必须在设计的一开始就必须考虑，并且在器件的开发和制造过程中一直进行监控和测试，一直到最终产品的完成。
[0003]随着CMOS器件尺寸的不断缩小，增加了许多电路模块的敏感性，例如晶圆变化(Die variat1n)、局部失配(local mismatch)、虚拟效应(dummy effect)以及版图临近效应(layout proximity effect, LPE)等对电路模块引起的敏感性,上述诸多变化随着工作电压的降低以及物理尺寸的缩小有变得越来越严重的趋势，因此，需要设计很多的测试结构，以及对所述器件进行大量的测试，如此一来需要耗费大量的时间，由此带来很多不便。
[0004]图1为现有技术中对所述M0SFETS的失配特性的测试图案，所述测试结构针对第一 CM0S10和第二 CM0S20之间的间隔X进行检测，以对第一 CM0S10和第二 CM0S20之间匹配性进行检测，到从该图中可以看出，所述测试结构的负载很重，因为有很多的测试件(testkeys)需要被测试，很显然所述测试结构并不能满足现金工艺的要求，给器件的检测带来很多问题。
[0005]因此，随着器件的不断发展，特别电压降低，尺寸不断缩小的器件中，各种电路变得更加敏感，需要对其进行测试，而现有技术中的各种测试结构由于负载重，检测费时，不能满足现有技术的需求，所以需要对现有的测试结构进行改进，以便能够消除现有技术中存在的各种弊端，满足先进工艺的需求。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]本发明为了克服目前存在问题，提供了一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器；
[0008]其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端；
[0009]所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。
[0010]作为优选，所述检测结构还包括第三反相器、第四反相器至第N反相器，其中所述第三反相器至所述第N反相器的输入端均连接至所述第一反相器的输入端，其中N为大于4的自然数。
[0011]作为优选，所述第一反相器的输入电压等于输出电压，以作为参考反相器。
[0012]作为优选，每个反相器均包含一个PMOS和一个NM0S。
[0013]作为优选，在所述每个反相器中，所述PMOS的源极连接所述第一电源，所述PMOS的栅极连接于所述NMOS的栅极，并连接至所述反相器的输入端，所述PMOS的漏极连接所述NMOS的漏极，并连接至所述反相器的输出端，所述NMOS的源极连接所述第二电源。
[0014]作为优选，所述第一电源为Vdd，所述第二电源接地。
[0015]作为优选，当所述第二反相器至中的晶体管和所述第一反相器中对应的晶体管的阈值电压存在差值时，该反相器将所述差值放大，然后输出，得到输出电压，以提高检测的灵敏度。
[0016]作为优选，检测每个反相器中所述PMOS的失配性能时，保持该反相器中所述NMOS和所述第一反相器中NMOS相同。
[0017]作为优选，所述检测结构用于检测晶圆变化、局部失配、虚拟效应或版图临近效应方面对半导体器件的失配性能的影响。
[0018]本发明为了解决现有技术中存在的问题，提供了一种新的用来表征MOS管失配(mismatch)的检测结构,所述检测机构包括两个或者多个反相器(inverter),其中每个反相器都包括一个NMOS和一个PM0S,其中所述第一反相器作为参考反相器输入端和输出端连接在一起，连接至电压VI，同时剩余的反相器的输入端也连接至第一反相器的输入端VI，然后依次考察剩余反相器的输出电压Vout，若所述MOS管的阈值电压Vth不一样，则可以通过检测机构的输出电压Vout高度灵敏的快速的反应出来，本发明所述检测结构可以更加高效的优化器件的工艺过程，以及实现对芯片上(on-chip)的监控。
【专利附图】
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0020]图1为现有技术中所述CMOS的失配性能的检测结构的示意图；
[0021]图2a_2b为本发明一具体地实施方式中所述检测结构的示意图；
[0022]图3为本发明图2a中所述检测结构在失配电压下具有高灵敏度的原理示意图。
【具体实施方式】
[0023]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述检测结构。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0025]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0026]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0027]本发明为了解决现有技术中存在的各种问题，提供了一种半导体器件的检测结构，具体地，所述检测结构用于实现对所述MOS管的失配性能(mismatch)进行检测，所述测试结构至少包含第一反相器和第二反相器；
[0028]其中，所述第一反相器输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端，所述第一反相器的输入端连接输入电压，检测所述第二反相器的输出电压，以检测所述器件的失配性能。
[0029]其中，所述第一反相器以及所述第二反相器均包含一个NMOS和一个PM0S，在所述第一反相器和所述第二反相器中，所述PMOS的源极均连接电源电压Vdd，Vdd作为PMOS的源极和体端，所述PMOS的栅极连接于所述NMOS的栅极，并连接至输入端，所述输入端作为PMOS和NMOS的共栅极，所述PMOS的漏极连接所述NMOS的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，其中所述NMOS的源极接地GND，所述GND作为NMOS的源极和体端。
[0030]其中，所述第一反相器作为参考反相器，其输入端和输出端连接在一起，因此在第一反相器中Vinl=Voutl=Vl,对于第二反相器来说，其输入端也连接至所述第一反相器的输入端，连接至第一输入电源电压Vinl，而第二反相器则具有自己的输出电压Vout2，检测所述第二反相器的输出电压Vout2，若所述第二反相器的输出电压Vout2=Vl，则不存在失配现象，若所述MOS管的阈值电压不匹配，则可以通过Vout2放大后输出，可以灵敏以及准确的对所述MOS管的失配性能进行评价，而且所述方法相对于现有技术更加高效、快速，节省了检测时间。
[0031]所述检测结构可以对晶圆变化(Die variat1n)、局部失配(local mismatch)、虚拟效应(dummy effect)以及版图临近效应(layout proximity effect,LPE)等方面对MOS管引起的失配性能进行评价，但是并不局限于上述列举的几种，还可以包含其他方面。
[0032]其中，为了提高检测的效率，所述检测结构中除了第一反相器以外，还可以包含第三反相器、第四反相器至第N反相器，用于同时对多个MOS管的失配性能进行评价，所述第三反相器、第四反相器至第N反相器的输入端均连接至所述第一反相器的输入端，连接至第一输入电源电压Vinl，然后检测所述每个反相器的输出电压，并根据所述输出电压进行分析所述MOS的失配性能。
[0033]在所述第三反相器、第四反相器至第N反相器中均包含一个NMOS和一个PM0S，所述每个反相器中的PMOS的源极均连接电源电压Vdd，Vdd作为PMOS的源极和体端，所述每个反相器中PMOS的栅极连接于该反相器中NMOS的栅极，并连接至输入端，所述输入端作为PMOS和NMOS的共栅极，所述每个反相器的漏极连接该反相器NMOS的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，其中所述NMOS的源极接地GND，所述GND作为NMOS的源极和体端。
[0034]其中，所述第一反相器作为参考反相器，其输入端和输出端连接在一起，因此在第一反相器中Vinl=Voutl=Vl,对于第三反相器至第N反相器来说，其输入端也连接至所述第一反相器的输入端，连接至第一输入电源电压Vin，而第三反相器至第N反相器则具有自己的输出电压Vout，检测每个反相器的输出电压，若所述MOS管的阈值电压不匹配，则可以通过该晶体管对应的反相器的输出电压输出，可以灵敏以及准确的对所述MOS管的失配性能进行评价，而且所述方法相对于现有技术更加高效、快速，节省了检测时间。
[0035]本发明所述检测结构的原理为如果所述第二反相器中的PMOS晶体管P2的阈值电压比第一反相器中PMOS晶体管Pl的阈值电压大时，通过得到的Vin-Vout曲线以及和Vin=Vout曲线进行分析,对于第一反相器，其Vinl=Voutl,而在第二反相器中,所述V2不等于Vinl，而且所述差别通过所述检测结构放大，很小的阈值电压的差值也可以非常明显的体现出来，提高了所述检测结构的灵敏度。
[0036]实施例1
[0037]下面结合附图2a对本发明的一【具体实施方式】进行说明。
[0038]参照图2a，在该实施例中所述测试结构至少包含第一反相器I和第二反相器II ；
[0039]其中，所述第一反相器I输出端和所述第一反相器I的输入端连接在一起至第一节点A，所述第二反相器II的输入端连接于第一节点A，所述第一节点A连接输入电压VI，检测所述第二反相器的输出电压，以检测所述器件的失配性能。
[0040]其中，所述第一反相器I以及所述第二反相器II均包含一个NMOS和一个PM0S，具体地，在第一反相器I中包含第一 PMOS晶体管Pl，第一 NMOS晶体管NI，所述第二反相器II中包含第二 PMOS晶体管P2，第二 NMOS晶体管N2，所述Pl和P2的源极均连接电源电压Vdd, Vdd作为Pl和P2的源极和体端，所述NI和N2的源极均接地GND，所述GND作为NI和N2的源极和体端。
[0041]进一步，在所述第一反相器I中，所述Pl的栅极连接于所述NI的栅极，并连接至输入端，所述输入端作为Pl和NI的共栅极连接输入电压VI，所述Pl的漏极连接所述NI的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，在所述第二反相器II中，所述P2的栅极连接于所述N2的栅极，并连接至输入端，所述输入端作为P2和N2的共栅极连接第一节点A以及输入电压VI，所述P2的漏极连接所述N2的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，输出电压为V2。
[0042]其中，所述第一反相器I作为参考反相器，其输入端和输出端连接在一起，因此在第一反相器I中Vinl=Voutl=Vl,对于第二反相器II来说，其输入端也连接至所述第一反相器I的输入端，连接至第一输入电源电压Vinl，而第二反相器II则具有自己的输出电压Vout2,检测所述第二反相器的输出电压Vout2，若所述第二反相器的输出电压Vout2=Vl，则不存在失配现象，若所述MOS管的阈值电压不匹配，则可以通过Vout2放大后输出，可以灵敏以及准确的对所述MOS管的失配性能进行评价，而且所述方法相对于现有技术更加高效、快速，节省了检测时间。
[0043]在该实施例中所述第二反相器II中的PMOS晶体管P2的阈值电压比第一反相器I中PMOS晶体管Pl的阈值电压大60mv时，其Vin-Vout曲线如图3所示，对于第一反相器I来说，其工作状态在A点为Vin-Vout曲线和Vin=Vout曲线的交点，在该点处Vl=2.5V，对于第二反相器II来说，由于其输入电压为VI=2.5V，相对应的，其输出电压对应于C点，在C点处其输出电压V2=1V，很清楚的可以看到V2=1V，而Vl=2.5V两者相差1.5V远远大于阈值电压之差60mv，因此，通过所述检测结构可以将细微的阈值电压差值进行放大，以提高检测的灵敏度，对所述MOS的失配性能进行更加准确的监控，同样所述检测结构还可以对NMOS进行检测，在对NMOS进行检测时空之PMOS的版图(layout)没有差别。
[0044]实施例2
[0045]下面结合附图2b对本发明的一【具体实施方式】进行说明。
[0046]参照图2b，在该实施例中所述测试结构至少包含第一反相器1、第二反相器I1、第三反相器III至第N反相器N;
[0047]其中，所述第一反相器I输出端和所述第一反相器I的输入端连接在一起至第一节点A，所述第二反相器II的输入端连接于第一节点A，所述第一节点A连接输入电压VI，检测所述第二反相器的输出电压，以检测所述器件的失配性能。
[0048]其中，所述第一反相器I以及所述第二反相器II至第N反相器N均包含一个NMOS和一个PM0S，具体地，在第一反相器I中包含第一 PMOS晶体管Pl，第一 NMOS晶体管NI，所述第二反相器II中包含第二 PMOS晶体管P2，第二 NMOS晶体管N2，所述第N反相器中包含第NPMOS晶体管Pn，第NNMOS晶体管Nn，所述Pl、P2和Pn的源极均连接电源电压Vdd，Vdd作为P1、P2和Pn的源极和体端，所述N1、N2和Nn的源极均接地GND，所述GND作为N1、N2和Nn的源极和体端。
[0049]进一步，在所述第一反相器I中，所述Pl的栅极连接于所述NI的栅极，并连接至输入端，所述输入端作为Pl和NI的共栅极连接输入电压VI，所述Pl的漏极连接所述NI的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，在所述第二反相器II中，所述P2的栅极连接于所述N2的栅极，并连接至输入端，所述输入端作为P2和N2的共栅极连接第一节点A以及输入电压VI，所述P2的漏极连接所述N2的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，输出电压为V2 ;类似，在所述第N反相器N中，所述Pn的栅极连接于所述Nn的栅极，并连接至输入端，所述输入端作为Pn和Nn的共栅极连接第一节点A以及输入电压VI，所述Pn的漏极连接所述Nn的漏极，并连接至输出端Vout，输出端Vout作为PMOS和NMOS的共漏极，输出电压为Vn。
[0050]其中，所述第一反相器I作为参考反相器，其输入端和输出端连接在一起，因此在第一反相器I中Vinl=Voutl=Vl,对于第二反相器II来说，其输入端也连接至所述第一反相器I的输入端，连接至第一输入电源电压Vinl，而第二反相器II则具有自己的输出电压Vout2,检测所述第二反相器的输出电压Vout2，若所述第二反相器的输出电压Vout2=Vl，则不存在失配现象，若所述MOS管的阈值电压不匹配，则可以通过Vout2放大后输出，可以灵敏以及准确的对所述MOS管的失配性能进行评价，而且所述方法相对于现有技术更加高效、快速，节省了检测时间。根据同样的原理对所述剩余的其他反相器的输出电压进行检测，以用来分析每个反相器所对应的MOS的失配性能。
[0051]本发明为了解决现有技术中存在的问题，提供了一种新的用来表征MOS管失配(mismatch)的检测结构,所述检测机构包括两个或者多个反相器(inverter),其中每个反相器都包括一个NMOS和一个PM0S,其中所述第一反相器作为参考反相器输入端和输出端连接在一起，连接至电压VI，同时剩余的反相器的输入端也连接至第一反相器的输入端VI，然后依次考察剩余反相器的输出电压Vout，若所述MOS管的阈值电压Vth不一样，则可以通过检测机构的输出电压Vout高度灵敏的快速的反应出来，本发明所述检测结构可以更加高效的优化器件的工艺过程，以及实现对芯片上(on-chip)的监控。
[0052]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的检测结构，至少包括并联连接于第一电源和第二电源之间的第一反相器和第二反相器； 其中，所述第一反相器的输出端连接于所述第一反相器的输入端，所述第二反相器的输入端连接于所述第一反相器的输入端； 所述第一反相器的输入端连接输入电压，通过检测所述第二反相器的输出电压，以确定所述半导体器件的失配性能。
2.根据权利要求1所述的检测结构，其特征在于，所述检测结构还包括第三反相器、第四反相器至第N反相器，其中所述第三反相器至所述第N反相器的输入端均连接至所述第一反相器的输入端，其中N为大于4的自然数。
3.根据权利要求1或2所述的检测结构，其特征在于，所述第一反相器的输入电压等于输出电压，以作为参考反相器。
4.根据权利要求1或2所述的检测结构，其特征在于，每个反相器均包含一个PMOS和一个 NMOS。
5.根据权利要求4所述的检测结构，其特征在于，在所述每个反相器中，所述PMOS的源极连接所述第一电源，所述PMOS的栅极连接于所述NMOS的栅极，并连接至所述反相器的输入端，所述PMOS的漏极连接所述NMOS的漏极，并连接至所述反相器的输出端，所述NMOS的源极连接所述第二电源。
6.根据权利要求5所述的检测结构，其特征在于，所述第一电源为Vdd，所述第二电源接地。
7.根据权利要求1所述的检测结构，其特征在于，当所述第二反相器至中的晶体管和所述第一反相器中对应的晶体管的阈值电压存在差值时，该反相器将所述差值放大，然后输出，得到输出电压，以提高检测的灵敏度。
8.根据权利要求7所述的检测结构，其特征在于，检测每个反相器中所述PMOS的失配性能时，保持该反相器中所述NMOS和所述第一反相器中NMOS相同。
9.根据权利要求1所述的检测结构，其特征在于，所述检测结构用于检测晶圆变化、局部失配、虚拟效应或版图临近效应方面对半导体器件的失配性能的影响。
【文档编号】H01L23/544GK104425456SQ201310410804
【公开日】2015年3月18日 申请日期:2013年9月10日 优先权日:2013年9月10日
【发明者】甘正浩, 冯军宏 申请人:中芯国际集成电路制造(上海)有限公司