非易失性半导体存储器件及其制造方法和制造装置制造方法
【专利摘要】本发明提供一种非易失性半导体存储器件、非易失性半导体存储器件的制造方法以及制造装置。非易失性半导体存储器件：半导体层；设置在所述半导体层上的第1绝缘膜；设置在所述第1绝缘膜上的浮置栅极层；设置在所述浮置栅极层上的第2绝缘膜；以及设置在所述第2绝缘膜上的栅电极，所述第1绝缘膜包含硅、氧、碳，从所述半导体层一侧朝向所述浮置栅极层一侧的方向上的所述碳的浓度在所述半导体层与所述浮置栅极层之间具有最大值，所述最大值位于与所述浮置栅极层一侧相比而更靠所述半导体层一侧的位置。
【专利说明】非易失性半导体存储器件及其制造方法和制造装置
【技术领域】
[0001]本发明涉及非易失性半导体存储器件、非易失性半导体存储器件的制造方法以及制造装置。
【背景技术】
[0002]在非易失性半导体存储器件中，例如在半导体衬底上设置沟道绝缘膜，在沟道绝缘膜上设置浮置栅极层，在浮置栅极层上设置阻挡(block)绝缘膜，在阻挡绝缘膜上设置有栅电极。
[0003]从写入特性的观点来看，希望从半导体衬底(基板)经由沟道绝缘膜向浮置栅极层注入电子的电子注入效率高。另一方面，从电荷保持特性的观点来看，希望蓄积在浮置栅极层的电子尽可能不经由沟道绝缘膜流动到半导体衬底。正寻求一种具备这样的双方特性的非易失性半导体存储器件。
【发明内容】
[0004]本发明的实施方式提供一种具有优异的写入特性和电荷保持特性的非易失性半导体存储器件、其制造方法以及制造装置。
[0005]实施方式的非易失性半导体存储器件具备:半导体层；设置在所述半导体层上的第I绝缘膜；设置在所述第I绝缘膜上的浮置栅极层；设置在所述浮置栅极层上的第2绝缘膜；以及设置在所述第2绝缘膜上的栅电极，所述第I绝缘膜包含硅、氧、碳，从所述半导体层一侧朝向所述浮置栅极层一侧的方向上的所述碳的浓度在所述半导体层与所述浮置栅极层之间具有最大值，所述最大值位于与所述浮置栅极层一侧相比而更靠所述半导体层一侧的位置。
【专利附图】
【附图说明】
[0006]图1的(a)是表示第I实施方式涉及的非易失性半导体存储器件的示意剖视图，图1的(b)是表示第I实施方式涉及的非易失性半导体存储器件的绝缘层中的碳和氮的浓度分布(profile，轮廓)的图。
[0007]图2的(a)?(d)是表示第I实施方式涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0008]图3是表示制造第I实施方式涉及的非易失性半导体存储器件的制造装置的示意图。
[0009]图4的(a)是表示栅电极的周围的电力线的图，图4的(b)是表示相邻的栅电极间的距离与浮置栅极层的电位之间的关系的图。
[0010]图5是表示电场强度与泄漏电流之间的关系的图。
[0011]图6的(a)是表示折射率与介电常数之间的关系、折射率与栅极绝缘膜和半导体层的能量势垒的偏移(offset)之间的关系的图，图6的(b)是表示栅极绝缘膜与半导体层的接合的图。
[0012]图7的(a)?(b)是表示第I例涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0013]图8的(a)?(C)是表示第2例涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0014]图9是表示栅电极的电位与栅极绝缘膜中流动的泄漏电流(漏电流)之间的关系的图。
[0015]图10是表示写入电压与阈值电压之间的关系的图。
[0016]图11是表示电荷保持特性的比较的图。
[0017]图12的(a)是表示栅极绝缘膜中的电场强度与泄漏电流之间的关系的图，图12的(b)是根据图12的(a)所示的栅极绝缘膜中的电场强度与泄漏电流的关系而导入的栅极绝缘膜的能带模型。
[0018]图13是第I实施方式涉及的栅极绝缘膜的SIMS分布(轮廓)。
[0019]图14的(a)是第I例涉及的栅极绝缘膜的SIMS分布，图14的(b)是第2例涉及的栅极绝缘膜的SIMS分布。
[0020]图15的(a)是第I实施方式涉及的栅极绝缘膜的能带模型，图15的(b)是第2例涉及的栅极绝缘膜的能带模型。
[0021]图16的(a)是第I实施方式涉及的应力(stress)测试结果，图16的(b)是第2例涉及的应力测试结果。
[0022]图17是表示栅极绝缘膜的膜厚与电子势垒差之间的关系的图。
[0023]图18 Ca)?(d)是表示第2实施方式涉及的非易失性半导体存储器件的制造过程的示意剖视图。
【具体实施方式】
[0024]以下，参照附图来对实施方式进行说明。在以下的说明中，对同一部件标记同一标号，对于已说明过一次的部件，适当地省略其说明。
[0025](第I实施方式)
[0026]图1的(a)是表示第I实施方式涉及的非易失性半导体存储器件的示意剖视图，图1的(b)是表示第I实施方式涉及的非易失性半导体存储器件的绝缘层中的碳和氮的浓度分布的图。
[0027]在图1的(a)所示的非易失性半导体存储器件I中，在半导体层10上设置有栅极绝缘膜20A (第I绝缘膜)。栅极绝缘膜20A能够在半导体层10与浮置栅极层30之间使电荷(例如电子)通过沟道。在栅极绝缘膜20A上设置有浮置栅极层30。浮置栅极层30能够蓄积从半导体层10经由栅极绝缘膜20A而通过了沟道的电荷。在浮置栅极层30上设置有栅极绝缘膜40 (第2绝缘膜)。在栅极绝缘膜40上设置有栅电极60。栅电极60作为向浮置栅极层30写入电荷或者读出已写入浮置栅极层30的电荷的控制栅电极来发挥作用。
[0028]另外，将包含半导体层10、栅极绝缘膜20A、浮置栅极层30、栅极绝缘膜40以及栅电极60的单元(celI)称作存储单位。
[0029]半导体层10的材料例如是硅晶体。栅极绝缘膜20A例如包含硅(Si)、氧(O)、碳(C)、氮(N)。例如，栅极绝缘膜20A包含氧化硅(S12),在该氧化硅中包含有碳或氮。另外，浮置栅极层30的材料是多晶硅(p0ly - Si)等。
[0030]栅极绝缘膜40例如可以是氧化硅膜或氮化硅膜的单层，也可以是层叠有氧化硅膜或氮化硅膜的膜。例如，栅极绝缘膜40可以是所谓的ONO膜(氧化硅膜/氮化硅膜/氧化硅膜)。栅电极60的材料例如是钨、氮化钨等。
[0031]另外，如图1的(b)所示，从半导体层10侧向浮置栅极层30侧的方向(从点a向点b的方向)的碳(C)的浓度在半导体层10与浮置栅极层30之间具有最大值。也就是说，从半导体层10侧向浮置栅极层30侧的方向(从点a向点b的方向)的碳(C)的浓度分布在半导体层10与浮置栅极层30之间具有成为最大值的峰值Pl。浓度分布中的峰值Pl位于与浮置栅极层30 —侧相比而更靠半导体层10 —侧的位置。另外，这种峰值的数量为I个。在峰值Pl的位置的碳浓度例如是IXlO19 (atoms / cm3)以上。
[0032]另外，从半导体层10侧向浮置栅极层30侧的方向的氮(N)的浓度分布在半导体层10与浮置栅极层30之间具有最大值。也就是说，从半导体层10侧向浮置栅极层30侧的方向的氮(N)的浓度分布在半导体层10与浮置栅极层30之间具有成为最大值的峰值P2。该浓度分布中的峰值P2位于与浮置栅极层30 —侧相比而更靠半导体层10 —侧的位置。
[0033]图2的(a)?(d)是表示第I实施方式涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0034]首先，准备图2的(a)所示的半导体层10 (例如半导体晶片)。对该半导体层10的表面，为了除去天然氧化膜，可以实施稀氟酸(DHF)处理。
[0035]接着，如图2的(b)所示，在半导体层10上通过CVD(Chemical Vapor Deposit1n:化学气相沉积)形成含有碳和氮的含氧化娃层21 (第I含氧化娃层)。例如，作为原料气体，使用SiH4作为含硅的气体。除此之外，使用C2H4 (乙烯)或C2H2 (乙炔)作为含碳的气体，使用NH3 (氨)作为含氮的气体。另外，成膜温度是300°C。
[0036]在此，通过根据成膜时间来适当地变更各种原料气体的浓度比，在含氧化硅层21的深度方向上对碳浓度或者氮浓度设置梯度(斜度)。含氧化硅层21的膜厚是1.5nm。
[0037]然后，在含氧化硅层21上通过CVD形成含非晶硅层22。作为原料气体，例如使用Si2H60含非晶硅层22的膜厚例如是2nm。大气压例如是ltorr。
[0038]接着，如图2的(C)所示，在含氧气体(例如水蒸气)的环境中，例如以750°C以下的温度(例如600°C)对半导体层10、含氧化硅层21、以及含非晶硅层22进行加热。大气压例如是ltorr。
[0039]通过该加热，含非晶硅层22转变为含氧化硅层23 (第2含氧化硅层)。
[0040]实际上，通过该加热，除了含非晶硅层22被氧化以外，在半导体层10与含氧化硅层21之间、含氧化娃层21与含氧化娃层23之间产生娃、氧的相互扩散。因此，图2的(c)中示出了含氧化硅层21包含半导体层10侧的第I部分21a和含氧化硅层23侧的第2部分21b的情况。所说的第I部分21a和第2部分21b，虽然组成比存在一些不同，但是第I部分21a和第2部分21b均是含氧化娃层。
[0041]另外，含氧化硅层23包含含氧化硅层21侧的第I部分23a、和在600°C的温度下未充分进行氧化的第2部分23b。当在存在第2部分23b的状态下形成存储单元时，会在第2部分23b中形成优先产生电子陷阱的浅能级(空穴过量区域)，会对存储单元的工作特性造成不良影响。
[0042]因此，在第I实施方式中实施第二次的氧化加热处理。
[0043]例如，如图2的(d)所示，在比750°C以下的温度高的温度下，对半导体层10、含氧化硅层21、以及含氧化硅层23再次进行氧化加热。
[0044]例如，在含氧气体(例如水蒸气)的环境中，以比750°C以下的温度高的温度对半导体层10、含氧化硅层21以及含氧化硅层23进行加热。比750°C以下的温度高的温度例如是850°C以上且950°C以下的温度。
[0045]例如，在第I实施方式中，以900°C的温度，在含氧气体的环境中对半导体层10、含氧化硅层21、以及含氧化硅层23进行加热。
[0046]由此，形成具有含氧化硅层21和含氧化硅层23的栅极绝缘膜20A。之后，在栅极绝缘膜20A上形成浮置栅极层30、栅极绝缘膜40、以及栅电极60 (图1的(a))。
[0047]图3是表示制造第I实施方式涉及的非易失性半导体存储器件的制造装置的示意图。
[0048]制造装置100具备装载(load lock)室101、搬送室102、第I成膜室103、第2成膜室104、加热室105、控制装置106。
[0049]在装载室101中，进行半导体晶片等半导体层10的出入。通过设置在搬送室102内的机械手(TRANSFER ARM，搬送臂)(未图示)，分别向装载室101、第I成膜室103、第2成膜室104以及加热室105搬送半导体层10。
[0050]在第I成膜室103中，能够在半导体层10上形成含有碳和氮的含氧化硅层21。在第2成膜室104中，能够在含氧化硅层21上形成含非晶硅层22。在加热室105中，能够在含氧气体的环境下对半导体层10、含氧化硅层21以及含非晶硅层22进行加热。另外，通过控制装置106，能够将加热室105的温度控制到750°C以下的温度，或者控制到比750°C以下的温度高的温度。在制造装置100中，为了调整含氧化硅层21中的碳浓度或者氮浓度，分别独立地设置有第I成膜室103、第2成膜室104、以及加热室105。
[0051]控制部106能够进行如下控制:在第I成膜室103中使半导体层10上形成含有碳和氮的含氧化硅层21 ;在第2成膜室104中使含氧化硅层21上形成含非晶硅层22 ;在加热室105中在含氧气体的环境下以第I温度对半导体层10、含氧化娃层21、以及含非晶娃层22进行加热，然后以比第I温度高的第2温度进行加热。
[0052]在控制部106中储存有能够使计算机执行如下工作的程序:在第I成膜室103中，在半导体层10上形成含有碳和氮的含氧化娃层21 ;在成膜室104中，在含氧化娃层21上形成含非晶娃层22 ;在加热室105中，在含氧气体的环境下以第I温度对半导体层10、含氧化硅层21、以及含非晶硅层22进行加热，然后以比第I温度高的第2温度进行加热。该程序也能够记录在介质中。
[0053]在说明具有栅极绝缘膜20A的非易失性半导体存储器件I的作用效果之前，从不使用所谓的high-k (高介电常数)材料而使用了氧化硅来作为栅极绝缘膜20A的材料的原委进行说明。
[0054]图4的(a)是表示栅电极的周围的电力线的图，图4的(b)是表示相邻的栅电极间的距离与浮置栅极层的电位之间的关系的图。
[0055]在图4的(a)中示出了 2个相邻的栅电极G、栅极绝缘膜20、半导体层10，并示出了栅电极G的周围的电力线和电场强度。在此，意味着颜色越浓电场强度越强。栅极绝缘膜20是氧化硅膜。
[0056]图4的(a)的左侧的相邻的栅电极G间的距离GLl是10nm，右侧的相邻的栅电极G间的距离GL2是24nm。此外，也可以将相邻的栅电极间的距离称作栅长。
[0057]从图4的(a)可知，在半导体层10的表面，在栅电极G的端部附近存在电场变弱的地方。在图4的(a)中，用符号A所示的虚线包围了电场较弱的地方。另外，栅长越短，用该虚线包围的部分的占有率越高。这意味着栅长越短，即精细化越进展，流过栅极绝缘膜20的沟道电流的密度越小。
[0058]图4的(b)的横轴是栅长(nm)，纵轴是浮置栅极层的电位(V)。
[0059]由于栅长越短，栅极绝缘膜20中流动的沟道电流密度越小，所以栅长越短，越需要较高的写入电位(编程电位)。
[0060]例如，在写入时，在栅长GL2为24nm时，需要10.5V作为浮置栅极层30的电位(V)，相对于此，在栅长GLl为1nm时，需要11.2V作为浮置栅极层30的电位(V)。当将该电位差换算为栅电极G的写入电位时，变成1.1V的差值。也就是说，栅长越短，越需要较高的写入电位。
[0061]作为避免该问题的对策，首先，有将栅极绝缘膜20 (氧化硅膜)形成得更薄的对策。如果将栅极绝缘膜20形成得更薄，则能够增强栅电极G的端部附近的电场强度。
[0062]但是，从耐压和耐泄漏电流的观点来看，很难将氧化硅膜变薄。因此，使用high-k材料作为栅极绝缘膜20的材料是有利的。
[0063]图5是表示电场强度与泄漏电流之间的关系的图。
[0064]图5的横轴是施加到栅极绝缘膜的电场强度E(MV / cm)，纵轴是泄漏电流J(A /cm2) ο 在此,将 J= 1X10 —2 (A / cm2)设为击穿(breakdown)电流。
[0065]图5中，示出了 S12膜、HfAlS1膜、LaAlS1膜等的high-k膜、AlOx膜的电场强度与泄漏电流之间的关系。
[0066]如图5所示，虽然S12膜具有约10 (MV / cm)的耐压，但是当变为10 (MV / cm)以上的电场强度时有可能达到破坏。而在HfAlS1膜、LaAlS1膜等的high-k膜中，与S12膜相比，耐压提高(例如为15 (MV / cm)以上)。
[0067]但是，可知在high-k膜中，在20 (MV / cm)以下，泄漏电流也与S12膜没有很大差别。其理由认为是:在high-k膜中，膜中存在氧缺陷，由于膜中的固定电荷的影响而形成有电荷的陷讲位置(trap site)。
[0068]另外，在AlOx膜中，与S12膜相比，耐压提高。但是，Al离子在氧化膜中的扩撒系数大。因此，将AlOx膜形成在半导体层10上这一点在非易失性半导体存储器件的特性方面是不优选的。
[0069]图6的(a)是表示折射率与介电常数之间的关系、折射率与栅极绝缘膜和半导体层的能量势垒的偏移之间的关系的图，图6的(b)是表示栅极绝缘膜与半导体层的接合的图。
[0070]图6的横轴是比介电常数ε (°ο)(折射率(η2))，左纵轴是介电常数ε (0)，右纵轴是与栅极绝缘膜20和半导体层10的能量势垒(电子势垒)(eV)的偏移之间的关系的图。
[0071]在此，在导入了图6的结果的模型中，导入了 high-k膜来作为栅极绝缘膜20。由于在该high-k膜中含有Hf等金属，所以将栅极绝缘膜20假设为导带，假设为在半导体层10与栅极绝缘膜20之间形成有肖特基势垒。
[0072]如图6所示，从比介电常数与能量势垒的偏移之间的关系来看，比介电常数ε (-)越高，偏移量越小。也就是说，意味着比介电常数ε (⑴)越高，半导体层10与栅极绝缘膜20之间的界面能级所引起的泄漏电流越大。
[0073]另一方面，作为存储特性，假设为作为半导体层10与栅极绝缘膜20之间的能量势垒(eV)需要2eV以上。于是，从图6的结果来看，介电常数ε (O)需要取为ε (0)<20。也就是说，如果作为能量势鱼(eV)而取为2eV以上,且介电常数ε (O)满足ε (O) < 20的条件，则意味着可以不使用high-k材料作为栅极绝缘膜20。
[0074]根据以上描述，作为栅极绝缘膜20的材料，即使使用包含氧化硅的材料而非high-k材料，也能作为沟道绝缘膜而充分地发挥作用。
[0075]在具体地说明非易失性半导体存储器件I的作用效果之前，说明其他实施例涉及的非易失性半导体存储器件的制造方法。
[0076]图7的(a)?图7的(b)是表示第I例涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0077]在第I例中，准备例如图7的(a)所示的半导体层10。对该半导体层10的表面，为了除去天然氧化膜，可以实施稀氟酸处理。
[0078]接着，如图7的(b)所示，在含氧气体(例如水蒸气)的环境下，例如以750°C以下的温度对半导体层10进行加热。通过该加热，半导体层10的上层转变为包含氧化硅的栅极绝缘膜20B。然后，在栅极绝缘膜20B上形成浮置栅极层30、栅极绝缘膜40、以及栅电极60，并形成存储单元。
[0079]图8的(a)?(C)是表示第2例涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0080]在第2例中，准备图8的(a)所示的半导体层10。对于该半导体层10的表面，为了除去天然氧化膜，可以实施稀氟酸(DHF)处理。
[0081]接着，如图8的(b)所示，在半导体层10上通过CVD形成含氧化硅层24。在第2例中，作为原料气体，不使用含碳的气体和含氮的气体。另外，成膜温度是400°C。含氧化硅层24的膜厚是lnm。
[0082]然后，在含氧化硅层24上通过CVD形成含非晶硅层22。作为原料气体，例如使用Si2H6。含非晶硅层22的膜厚是2nm。大气压例如是ltorr。
[0083]接着，如图8的(C)所示，在含氧气体(例如水蒸气)的环境下，例如以600°C对半导体层10、含氧化硅层24、以及含非晶硅层22进行加热。大气压例如是ltorr。
[0084]通过该加热，含非晶硅层22转变为含氧化硅层23。
[0085]实际上，通过该加热，除了含非晶硅层22被氧化之外，在半导体层10与含氧化硅层24之间、含氧化硅层24与含氧化硅层23之间发生硅、氧的相互扩散。因此，在图8的(c)中，示出了含氧化硅层24包含半导体层10侧的第I部分24a和含氧化硅层23侧的第2部分24b的情况。第I部分24a和第2部分24b均是含氧化硅层。
[0086]另外，含氧化硅层23包含含氧化硅层24侧的第I部分23a和在600°C下未充分地进行氧化的第2部分23b。在第2例中，之后实施如在第I实施方式中所执行的那样的第2次的加热处理。由此，形成具有含氧化硅层24和含氧化硅层23的栅极绝缘膜20C。然后，在栅极绝缘膜20C上形成浮置栅极层30、栅极绝缘膜40、以及栅电极60，并形成存储单元。
[0087]此外，除了第I例、第2例以外，引入第3例。
[0088]在第3例中，经过第2例的工艺，在真空中以1000°C的温度对半导体层10、含氧化硅层24、以及含氧化硅层23加热10秒钟。在第3例中，不在含氧气体环境中进行第2次的加热处理，而在真空中对半导体层10、含氧化硅层24、以及含氧化硅层23进行加热。将用第3例涉及的工艺所形成的栅极绝缘膜称作栅极绝缘膜20D。
[0089]具体地说明第I实施方式涉及的非易失性半导体存储器件I的作用效果。
[0090]图9是表示栅电极的电位与栅极绝缘膜中流动的泄漏电流之间的关系的图。
[0091]图9的横轴是栅电极G的电压(V)，纵轴表示栅极绝缘膜20A?20D中流动的泄漏电流(A / cm2)ο
[0092]如图9所示，当栅电极G与半导体层10之间的电压(V)从OV逐渐上升时，在该电压(V)下，存在栅极绝缘膜中的泄漏电流陡峭地上升的FN (Funct1n，功能，特性)区域。另夕卜，将泄漏电流在FN区域中上升时的泄漏电流称作FN电流。
[0093]也就是说，通过得到FN电流，能够在栅极绝缘膜中流动电子e，能够从半导体层10经由栅极绝缘膜向浮置栅极层30注入电子e。
[0094]从图9可知:
[0095]在第I例中，栅电极G的电压(V)为12V?13V时，产生了 FN电流。
[0096]在第2例中，栅电极G的电压(V)为9V?9.5V时，产生了 FN电流。
[0097]在第3例中，栅电极G的电压(V)为8V?9V时，产生了 FN电流。
[0098]在第I实施方式中，栅电极G的电压(V)为9V?1V时，产生了 FN电流。
[0099]也就是说，可知在第I例中使FN电流产生的栅电极G的电压(V)最高，在除此之外的第2例、第3例、以及第I实施方式中，使FN电流产生的栅电极G的电压(V)落在8V?1V的范围内。
[0100]也就是说，可知根据第2例、第3例、以及第I实施方式，能够通过更低的栅极电压向浮置栅极层进行写入。但是，第3例与第2例及第I实施方式相比，栅极绝缘膜的耐压容易劣化，进而存在泄漏电流增加的倾向。
[0101]图10是表示写入电压与阈值电压之间的关系的图。
[0102]图10的横轴是写入电压(编程电压)(V)，纵轴是读取时的栅电极的阈值电压Vth(V)。
[0103]从图10可知:
[0104]在第I例中，写入电压(V)为16V，已经能够向浮置栅极层进行写入，写入电压(V)为约28V以上，阈值电压(V)饱和。
[0105]在第2例中，写入电压(V)为16V，已经能够向浮置栅极层进行写入，写入电压(V)为约20V以上，阈值电压(V)饱和。
[0106]在第3例中，写入电压(V)为16V，已经能够向浮置栅极层进行写入，写入电压(V)为约21V以上，阈值电压(V)饱和。
[0107]相对于此，在第I实施方式中，写入电压(V)为16V，已经能够向浮置栅极层进行写入，写入电压(V)为约22 (V)以上，阈值电压(V)饱和。
[0108]图10中的阈值电压的饱和意味着能够向浮置栅极层注入电子的电荷的饱和。也就是说，通过利用发生电荷的饱和的写入电压(V)向浮置栅极层进行写入，能得到稳定的阈值电压，很难发生读取时的误判定。
[0109]第I实施方式、第2例、以及第3例与第I例相比，可知阈值电压发生饱和的写入电压(V)比第I例低。
[0110]特别是，在第I实施方式中，饱和的阈值电压(V)比第I例、第2例、以及第3例高。也就是说，根据第I实施方式，可知与第I?第3例相比，阈值电压(V)的设定范围扩大。在第3例中，可知写入电压(V)饱和的阈值电压容易变动。
[0111]图11是表示电荷保持特性的比较的图。
[0112]在图11中示出了向第I实施方式、以及第I?3例涉及的存储单元进行写入使得阈值电压(V)为一3V、+ 3V、+ 5V以及+ 7V以后，对各存储单元实施了劣化测试后的阈值电压的变动(Λ Vth)的情况。在此，劣化测试是在例如水蒸气环境下将125°C、10小时的加热设为I周期的情况下重复进行3次该周期的测试。
[0113]从图11可知，在第I?3例中，劣化测试后的阈值电压的变动剧烈，相对于此，在第I实施方式中，劣化测试后的阈值电压的变动几乎没有发生。也就是说，可知在第I实施方式中，即使经过劣化测试，与第I?3例相比，蓄积在浮置栅极层的电子也很难向浮置栅极层外放出。
[0114]这样，可知在第I实施方式涉及的栅极绝缘膜20A中，从半导体层10侧向栅电极侧容易流动电子，从栅电极侧向半导体层10侧不容易流动电子。
[0115]图12的(a)是表示栅极绝缘膜中的电场强度与泄漏电流之间的关系的图，图12的(b)是由图12的(a)所示的栅极绝缘膜中的电场强度与泄漏电流之间的关系导入的栅极绝缘膜的能带模型。
[0116]图12的(a)是第I实施方式涉及的栅极绝缘膜20A的J 一 E曲线。横轴是考虑了栅极绝缘膜的膜厚的有效电场强度(MV / cm)，纵轴是在栅极绝缘膜中流动的泄漏电流(A / cm2)ο
[0117]当通过仿真由图12的(a)所示的J 一 E曲线导入栅极绝缘膜20A的能带模型时，变成如图12的(b)那样。
[0118]图12的(b)所示的栅极绝缘膜20A为多层绝缘膜的层叠构造。在栅极绝缘膜20A的介电常数中，栅极绝缘膜20A与半导体层10接触的界面的介电常数比与栅电极60接触的界面的介电常数低。并且，栅电极60与半导体层10之间的介电常数是与半导体层10接触的界面的介电常数以上，且是与栅电极60接触的界面的介电常数以下。
[0119]具体来说，在能带中，介电常数从栅电极侧向半导体层10侧呈阶梯状变低，电子势垒从栅电极侧向半导体层10侧呈阶梯状变小。在此，栅电极能够置换为作为导电层的浮置栅极层。
[0120]如果是这种模型，则与使用图9?图11已说明的栅极绝缘膜20A的效果一致。也就是说，由于电子势垒从半导体层10侧向栅电极侧呈阶梯状变大，所以电子容易从半导体层10侧向栅电极流动。另外，在栅极绝缘膜20A与栅电极之间形成有较高的电子势垒，因此，与电子不容易从栅电极侧向半导体层10流动这一事实一致。
[0121]以下，示出栅极绝缘膜的SIMS分布。
[0122]图13是第I实施方式涉及的栅极绝缘膜的SIMS分布。
[0123]对于SMS评价用的样品，使用栅电极60来替代浮置栅极层30。评价用的样品的构造是半导体层10 /栅极绝缘膜20A /栅电极60的层叠体。
[0124]在图13中，示出了从半导体层10朝向栅电极60的方向的硅(Si)、氧(O)、碳(C)、氮(N)、以及氟(F)的SIMS分布。
[0125]如图13所示，从半导体层10侧朝向栅电极60侧的方向的碳(C)的浓度分布是在半导体层10与栅电极60之间具有成为最大值的峰值Pl。碳例如认为是作为氧碳化硅(S1C)而被取入栅极绝缘膜20A内。
[0126]另外，浓度分布中的峰值Pl位于与栅电极60—侧相比而更靠半导体层10—侧的位置。另外，峰值Pl的数量是I个。在峰值Pl的位置的碳浓度例如是IXlO19 (atoms /cm3)以上,例如在峰值Pl的位置的碳浓度是5X 119 (atoms / cm3)。
[0127]碳浓度从峰值Pl到栅电极60侧逐渐下降，栅电极60侧的碳浓度变得低于IXlO19(atoms / cm3)。
[0128]另外，从半导体层10侧朝向栅电极60侧的方向的氮(N)的浓度分布是在半导体层10与栅电极60之间具有成为最大值的峰值P2。氮浓度是3X 118 (atoms / cm3)以上。该浓度分布中的峰值P2位于与栅电极60侧相比而更靠半导体层10—侧的位置。另外，峰值P2的数量是I个。在峰值P2的位置的氮浓度例如是IXlO19 (atoms / cm3)。
[0129]图14的(a)是第I例涉及的栅极绝缘膜的SIMS分布，图14的(b)是第2例涉及的栅极绝缘膜的SIMS分布。
[0130]如图14的(a)所示，在第I例中，在从半导体层10侧朝向栅电极60侧的方向上，碳浓度和氮浓度都变为IX 119 (atoms / cm3)以下。另外,第I例中不存在特有的峰值。
[0131]如图14的(b)所示，在第2例中，从半导体层10侧朝向栅电极60侧的方向的碳(C)的浓度分布是在半导体层10与栅电极60之间具有峰值P3和峰值P4。也就是说，峰值的数量是2个。另外，碳浓度在栅极绝缘膜20C内变为IXlO19 (atoms / cm3)以上。
[0132]在本实施方式中，SIMS分析的峰值如以下这样进行定义。
[0133]例如在将膜厚的深度(nm)取为横轴，将碳浓度或者氮浓度(atoms / cm3)取为纵轴，而得到浓度分布时，在该浓度分布(轮廓)中将具有半宽度为膜厚d的三分之一以上的波形分布线的最大值作为峰值。例如，在实施方式中，在栅极绝缘膜20A的膜厚d为6nm时，在浓度分布中将具有半宽度为2nm以上的波形分布线的最大值作为峰值。
[0134]因此，在浓度分布线中，呈噪声状上下振动而形成的细微的峰值在本实施方式中不包含在峰值中。
[0135]例如，碳的浓度分布在图13中从半导体层10侧朝向栅电极60具有如以下这样的分布。
[0136]例如，碳的浓度分布在深度为8nm附近陡峭地上升，暂且到达峰值Pl。碳的浓度分布具有通过峰值Pl以后逐渐下降的倾向。碳的浓度分布示出了在深度为16nm呈噪声状上下振动的履历(历史记录)，但由于这符合上述的状况而不被包含在峰值中。
[0137]因此，在图13中，栅极绝缘膜中的碳的浓度分布具有I个峰值P1。栅极绝缘膜中的氮的浓度分布也同样地具有I个峰值P2。
[0138]相对于此，在图14的(b)中，碳的浓度分布从半导体层10侧朝向栅电极60具有如以下这样的分布。
[0139]例如，碳的浓度分布在深度为8nm附近陡峭地上升，暂且到达峰值P3。碳的浓度分布通过峰值P3以后，虽然其浓度下降，但是当变成深度为18nm时再次陡峭地上升，到达峰值P4。并且，碳的浓度分布具有通过峰值P4以后下降的倾向。碳的浓度分布在峰值P3、P4的附近示出呈噪声状上下振动的履历，但由于这符合上述的状况而不被包含在峰值中。
[0140]因此，在图14的(b)中，栅极绝缘膜中的碳的浓度分布具有2个峰值P3、P4。
[0141]图15的(a)是第I实施方式涉及的栅极绝缘膜的能带模型，图15的(b)是第2例涉及的栅极绝缘膜的能带模型。
[0142]在第I实施方式涉及的栅极绝缘膜20A中碳浓度的峰值是I个，相对于此，在第2例涉及的栅极绝缘膜20C中碳浓度的峰值是2个。
[0143]另外，一般地，氧碳化硅(S1C)的介电常数有比氧化硅(S12)的介电常数低的倾向，氧碳化娃(S1C)的能带偏移具有比氧化娃(S12)的能带偏移小的倾向。
[0144]图15的(a)、(b)示出由这些事实导入的第I实施方式以及第2例涉及的栅极绝缘膜的能带模型。对于图15的(a)，已经在图12的(b)中示出。另外，对阶梯状的各能带标记有A、B、C、D的标号。
[0145]在图15的(b)所示的第2例涉及的栅极绝缘膜20C的能带A、B、C、D中，介电常数不是从半导体层10侧向栅电极60侧呈阶梯状变大，而在能带C中暂时变低。
[0146]换句话说，栅极绝缘膜20C具有电子势垒相对低的能带A、C这2个。这与具有2个碳浓度的峰值的栅极绝缘膜20C的事实一致。也就是说，在能带A、C中，存在碳浓度的峰值。另外，在栅极绝缘膜20C内，无论是哪个位置，碳浓度都是lX1019(atoms / cm3)以上，因此能带D的电子势垒比第I实施方式的能带D的电子势垒降低。这与如下事实一致:虽然从半导体层10侧向栅电极60侧容易流动电子，但是在栅极绝缘膜20C与栅电极60之间电子势垒变低，因此，电荷保持特性比第I实施方式差。
[0147]相对于此，在图15的(a)所示的第I实施方式的栅极绝缘膜20A中，从半导体层10侧向栅电极60侧电子势垒呈阶梯状变大，因此，从半导体层10侧向栅电极60容易流动电子。进而，栅极绝缘膜20A与栅电极60之间形成有较高的电子势垒，因此从栅电极60侧向半导体层10电子不容易流动。也就是说，第I实施方式的栅极绝缘膜20A与第2例相比，写入特性和电荷保持特性优异。
[0148]图16的(a)是第I实施方式涉及的应力测试结果，图16的(b)是第2例涉及的应力测试结果。
[0149]图16的(a)中示出了第I实施方式涉及的栅极绝缘膜20A的J 一 E曲线，图16的(b)中示出了第2例涉及的栅极绝缘膜20C的J 一 E曲线。另外，应力测试是向栅极绝缘膜施加5秒钟的0.1A / cm2的电流应力的测试。
[0150]在图16的(a)所示的栅极绝缘膜20A中，在应力测试前(initial)、应力测试后(After Stress), J-E曲线并没有什么变化。
[0151]相对于此，图16的(b)所示的栅极绝缘膜20C中，可知与应力测试前(initial)相t匕，应力测试后(After Stress)在更低的电场强度下产生电流泄漏。这是认为:通过电流应力，在上述的栅极绝缘膜20C的能带C中，电子陷阱位置的产生正在加速。也就是说，当继续使用栅极绝缘膜20C时，有可能产生膜损坏。
[0152]图17是表示栅极绝缘膜的膜厚与电子势垒之差的关系的图。
[0153]横轴是栅极绝缘膜的有效膜厚，纵轴是将图16的(a)、(b)所示的泄漏电流为1X10 —8 (A / cm2)时的泄漏电流的差量(AEg=应力测试后一应力测试前)重新换算为电场强度而得到的值。
[0154]从图17可知，在第2例中，随着膜厚减少，泄漏电流的差变大。这是认为:膜厚越减少，电子陷阱位置的发生越加速。
[0155]另一方面，在第I实施方式中，可知即使膜厚减少，泄漏电流的差也比第2例小。也就是说，可知栅极绝缘膜20A是即使将膜厚变薄耐应力性也优异的膜。
[0156]这样，根据第I实施方式，具有使得栅极绝缘膜20A中的碳、氮浓度在半导体层10侧变为高浓度，在栅电极60侧变为低浓度这样的浓度梯度。由此，栅极绝缘膜20A的电子势垒按照浓度梯度而变化，硅氧化物的介电常数在半导体层10侧变低，耐压不会发生劣化，能够提高施加到半导体层10的表面的电场。
[0157]另外，用热氧化使在半导体层10上通过CVD所成膜的绝缘膜改质，形成了栅极绝缘膜20A。由此，在半导体层10与栅极绝缘膜20A的界面上，能抑制界面能级的生成。其结果，能抑制栅极绝缘膜的应力泄漏电流的发生。
[0158]另外，通过使采用CVD法成膜的含氧化硅层21含有碳、氮，并对非晶硅含有膜22进行热氧化，能够使栅极绝缘膜20A中的碳浓度和氮浓度具有梯度。并且，通过使碳浓度的峰值在半导体层10侧成为5X 1019(atoms / cm3)，最佳地调整了栅极绝缘膜20A中的介电常数和电子势垒。
[0159]另外，通过从栅极绝缘膜20A的上面向下面阶梯地降低介电常数、电子势垒，即使不将栅极绝缘膜20A的物理膜厚变薄，也能够提高栅电极的端部的电场。也就是说，栅极绝缘膜20A的写入特性优异。另外，即使将栅极绝缘膜20A的物理膜厚变薄，由于栅极绝缘膜20A的下面附近的介电常数低，上面附近的介电常数高，因此，栅极绝缘膜20A的电荷保持特性也优异。
[0160](第2实施方式)
[0161]图18的(a)?(d)是表示第2实施方式涉及的非易失性半导体存储器件的制造过程的示意剖视图。
[0162]首先，准备图18的(a)所示的半导体层10。对该半导体层10的表面，为了除去天然氧化膜，可以实施稀氟酸(DHF)处理。
[0163]然后，在半导体层10的表层通过热氧化法形成膜厚为2nm的含氧化硅层25。通过离子注入法向该含氧化硅层25注入碳或者氮。
[0164]接着，如图18的(b)所示，通过CVD在含氧化硅层25上形成含非晶硅层22。
[0165]接着，如图18的(C)所示，在含氧气体(例如水蒸气)的环境下，例如以750°C以下的温度(例如600°C)对半导体层10、含氧化硅层25、以及含非晶硅层22进行加热。大气压例如是ltorr。
[0166]通过该加热，含非晶硅层22转变为含氧化硅层23。
[0167]实际上，通过该加热，除了含非晶硅层22被氧化以外，半导体层10与含氧化硅层25之间、含氧化硅层25与含氧化硅层23之间发生硅、氧的相互扩散。因此，在图18的(c)中，示出了含氧化硅层25包含半导体层10侧的第I部分25a和含氧化硅层23侧的第2部分25b的情况。所谓的第I部分25a和第2部分25b，虽然组成比有一些不同，但是第I部分25a和第2部分25b都是含氧化娃层。
[0168]另外，含氧化硅层23包含含氧化硅层21侧的第I部分23a和在600°C的温度下未充分进行氧化的第2部分23b。因此，在第2实施方式中，实施第2次的氧化加热处理。
[0169]例如，如图18的(d)所示，在比750°C以下的温度高的温度下再次对半导体层10、含氧化硅层25、以及含氧化硅层23进行氧化加热。
[0170]在例如含氧气体(例如水蒸气)的环境下，以比750°C以下的温度高的温度对半导体层10、含氧化硅层25、以及含氧化硅层23进行加热。比750°C以下的温度高的温度例如是800°C以上且950°C以下的温度。
[0171]例如在第2实施方式中，以900°C的温度在含氧气体的环境下对半导体层10、含氧化硅层25、以及含氧化硅层23进行加热。
[0172]由此，形成具有含氧化硅层25和含氧化硅层23的栅极绝缘膜20E。然后，在栅极绝缘膜20E上形成浮置栅极层30、栅极绝缘膜40、以及栅电极60。
[0173]即使是这种栅极绝缘膜20E，也示出与栅极绝缘膜20A同样的作用效果。
[0174]以上，参照具体例来对实施方式进行了说明。但是，实施方式不限于这些具体例。即，本领域技术人员对这些具体例加以适当设计变更后的方式，只要具备实施方式的特征，就包含在实施方式的范围内。前述的各具体例具备的各要素以及其配置、材料、条件、形状、尺寸等并不限于例示的情况，能够适当地变更。
[0175]另外，前述的各实施方式具备的各要素能够在技术上可能的范围内进行合成，将这些组合而成的方式只要包含实施方式的特征、则也包含在实施方式的范围内。除此之外认为，只要本领域技术人员在实施方式的思想的范畴中能想到各种变更例及修正例，则这些变更例及修正例也属于实施方式的范围。
[0176]说明了本发明的几个实施方式，但这些实施方式是作为示例而提示的方式，不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不超出发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式或其变形包含在发明的范围或主旨中，并且包含在与权利要求书所记载的发明等同的范围内。
【权利要求】
1.一种非易失性半导体存储器件，具备: 半导体层； 设置在所述半导体层上的第I绝缘膜； 设置在所述第I绝缘膜上的浮置栅极层； 设置在所述浮置栅极层上的第2绝缘膜；以及 设置在所述第2绝缘膜上的栅电极， 所述第I绝缘膜包含硅、氧、碳， 从所述半导体层一侧朝向所述浮置栅极层一侧的方向上的所述碳的浓度在所述半导体层与所述浮置栅极层之间具有最大值， 所述最大值位于与所述浮置栅极层一侧相比而更靠所述半导体层一侧的位置。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于， 从所述半导体层一侧朝向所述浮置栅极层一侧的方向上的所述碳的浓度分布在所述半导体层与所述浮置栅极层之间具有所述碳的浓度分布成为所述最大值的I个峰值。
3.根据权利要求2所述的非易失性半导体存储器件，其特征在于， 所述峰值的位置处的所述碳的浓度是lX1019atoms / cm3以上。
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于， 所述第I绝缘膜还具有氮， 从所述半导体层一侧朝向所述浮置栅极层一侧的方向上的所述氮的浓度在所述半导体层与所述浮置栅极层之间具有最大值， 所述最大值位于与所述浮置栅极层一侧相比而更靠所述半导体层一侧的位置。
5.根据权利要求4所述的非易失性半导体存储器件，其特征在于， 所述氮的浓度的所述最大值位于与所述浮置栅极层一侧相比而更靠所述半导体层一侧的位置。
6.根据权利要求1所述的非易失性半导体存储器件，其特征在于， 与所述半导体层接触的界面处的所述第I绝缘膜的第I介电常数比所述第I绝缘膜与所述栅电极接触的界面处的所述第I绝缘膜的第2介电常数低，所述栅电极与所述半导体层之间的所述第I绝缘膜的介电常数是所述第I介电常数以上且是所述第2介电常数以下。
7.一种非易失性半导体存储器件的制造方法，包括: 在半导体层上形成包含碳和氮的第I含氧化硅层的工序； 在所述第I含氧化硅层上形成含非晶硅层的工序； 在含氧气体的环境下，以第I温度对所述半导体层、所述第I含氧化硅层、以及所述含非晶硅层进行加热，将所述含非晶硅层转变为第2含氧化硅层的工序；以及 在所述含氧气体的环境下，以比所述第I温度高的第2温度对所述半导体层、所述第I含氧化硅层、以及所述第2含氧化硅层进行加热的工序。
8.根据权利要求7所述的非易失性半导体存储器件的制造方法，其特征在于， 所述第I温度是750°C以下的温度。
9.根据权利要求7所述的非易失性半导体存储器件的制造方法，其特征在于， 所述第2温度是900°C以上的温度。
10.根据权利要求7所述的非易失性半导体存储器件的制造方法，其特征在于， 通过CVD形成包含碳和氮的所述含氧化硅层。
11.根据权利要求7所述的非易失性半导体存储器件的制造方法，其特征在于， 通过离子注入法向所述含氧化硅层注入碳或者氮，形成包含碳和氮的所述含氧化硅层。
12.一种制造装置，具备: 第I成膜室，其在半导体层上形成包含碳和氮的含氧化硅层； 第2成膜室，其在所述含氧化硅层上形成含非晶硅层； 加热室，其在含氧气体的环境下对所述半导体层、所述含氧化硅层、以及所述含非晶硅层进行加热；以及 控制部，其将所述加热室的温度控制为第I温度和比所述第I温度高的第2温度。
13.根据权利要求12所述的制造装置，其特征在于， 所述控制部进行如下控制: 在所述第I成膜室中使所述半导体层上形成包含碳和氮的第I含氧化硅层； 在所述第2成膜室中使所述第I含氧化硅层上形成所述含非晶硅层； 在所述加热室中，在所述含氧气体的环境下，对所述半导体层、所述第I含氧化硅层、以及所述含非晶硅层以所述第I温度进行加热，然后以比所述第I温度高的第2温度进行加热。
【文档编号】H01L21/28GK104425503SQ201410018468
【公开日】2015年3月18日 申请日期:2014年1月15日 优先权日:2013年9月11日
【发明者】村越笃, 泽敬一 申请人:株式会社 东芝