具有体接触的鳍部fet装置及形成具有该体接触的该鳍部fet装置的方法
【专利摘要】本发明涉及具有体接触的鳍部FET装置及形成具有该体接触的该鳍部FET装置的方法，此处提供鳍部场效晶体管装置及形成该鳍部场效晶体管装置的方法。在实施例中，鳍部场效晶体管装置包含具有鳍部的半导体衬底。栅极电极结构覆盖在该鳍部上面。源极和漏极环状及/或延伸区域及磊晶生长的源极区域和漏极区域形成在该鳍部中，并且邻近该栅极电极结构而设置。体接触设置在该鳍部的接触表面上，并且该体接触与该环状及/或延伸区域及该磊晶生长的源极区域和漏极区域分离地隔开。
【专利说明】具有体接触的鳍部FET装置及形成具有该体接触的该鳍部FET装置的方法
【技术领域】
[0001]本发明大致上是关于一种鳍部场效晶体管(fin FET)装置及形成该鳍部场效晶体管的方法，尤是关于一种具有体接触的鳍部FET装置及形成具有该体接触的该鳍部FET装置的方法。
【背景技术】
[0002]晶体管(例如，金属氧化物半导体场效晶体管(MOSFET)或就只是场效晶体管(FET))为绝大多数的半导体集成电路(IC)的核心建构方块。FET包含源极和漏极区域，电流可在其间流动通过信道，该信道受到施加在该信道上面的栅极电极的偏压所影响。有一些半导体IC(例如，高效能微处理器)可包含数以百万个FET。就这种IC而言，减少晶体管尺寸并因此增加晶体管密度，一直以来都是半导体制造工业的最高优先事项。然而，半导体效能必需予以维持，即使该晶体管尺寸减少亦然。
[0003]鳍部场效晶体管(fin FET)是晶体管的一种类型，这种类型可提供其自身既能减少晶体管尺寸、又能维持晶体管效能的双重目标。该鳍部FET是一种形成在薄鳍部中的三维晶体管，该薄鳍部从半导体衬底向上延伸。晶体管效能通常是由测量其互导(transconductance)而决定，并且该互导与该晶体管信道的宽度成比例。在鳍部FET中，该晶体管信道是沿着该鳍部的垂直侧壁所形成或者是形成在该鳍部的垂直侧壁和顶水平平面上，因此，可达成宽信道和高效能，而不必实质上增加该晶体管所要求的衬底表面的面积。
[0004]鳍部FET由于其优良的短信道效应控制和调整尺寸能力，因此是小线宽工艺(例如，大约22奈米及更低)的最有潜力的选项。为了有利于一般目的的应用，希望鳍部FET具有可用于不同电路功能的不同临界电压(Vt)。然而，制造具有不同临界电压的鳍部FET是困难的。由于该信道或〃鳍部〃宽度的等级为5-20奈米，因此，这个尺寸会使其没有办法通过改变信道掺杂浓度而有效地调整Vt。此外，信道掺杂会劣化迁移率，并且因此会影响鳍部FET效能。一种得到具有不同Vt的鳍部FET的可能方式为在高-K-金属-栅极鳍部FET工艺中，利用不同的栅极堆栈材料。然而，生产具有不同Vt的鳍部FET所需的多栅极堆栈制程在该制造制程中是复杂且昂贵的。得到不同Vt的另一个方式是通过体偏压(bodybias)。举例来说，在传统的表面信道nFET中，负体偏压会增加Vt，但正体偏压则会降低Vt。
[0005]已经提出数种将体接触引入鳍部FET结构的方法。然而，这些方法不是太复杂、在制造上不切实际，不然就是该鳍部FET装置特性会受到严重的影响。举例来说，已提出使用娃嘉晶(silicon epitaxy)来将半导体衬底的块体娃(bulk silicon)连接至多栅极(polygate)，且鳍部在该多栅极处形成覆盖在该半导体衬底的该块体硅上面。然而，这种方法与替换性金属栅极(RMG)工艺不匹配，因此需要硅磊晶与该半导体衬底的该块体硅的该多栅极的接触区域隔离，并且该体接触也要与该鳍部实体地隔离，而没有与该鳍部直接接触。先前针对鳍部FET形成体接触的努力，已经避免因掺杂该鳍部以形成该鳍部FET的源极和漏极区域，而在该鳍部上形成该体接触的情形，这是因为该体接触不能既与该鳍部FET的源极和漏极区域直接实体接触，而又能维持操作性。
[0006]因此，希望提供鳍部FET装置和形成这种鳍部FET装置的方法。也希望提供鳍部FET装置和形成鳍部FET装置的方法，该鳍部FET装置和其形成方法可避免和在鳍部上形成体接触所相关的复杂性，其中，该鳍部等同与该体接触电性相通的晶体管。此外，从接下来对发明的详细描述及附随的权利要求，并且一同参照所附的图式和本发明的这个【背景技术】，本发明的其它希望的特征和特性将变得明显。
【发明内容】
[0007]此处提供鳍部场效晶体管装置及形成该鳍部场效晶体管装置的方法。在实施例中，鳍部场效晶体管装置包含具有鳍部的半导体衬底。栅极电极结构覆盖在该鳍部上面。源极和漏极环状及/或延伸区域及磊晶生长的源极区域和漏极区域形成在该鳍部中或该鳍部上，并且邻近该栅极电极结构而设置。体接触设置在该鳍部的接触表面上，并且该体接触与该环状及/或延伸区域及该磊晶生长的源极区域和漏极区域分离地隔开。
[0008]在另一个实施例中，鳍部场效晶体管装置包含具有鳍部的半导体衬底。第一绝缘体层覆盖在该半导体衬底上面，并且具有小于该鳍部的高度的厚度。该鳍部延伸穿过并且突出超过该第一绝缘体层，以提供暴露的鳍部部分。栅极电极结构覆盖在该暴露的鳍部部分上面，并且藉由栅极绝缘层而与该鳍部电性绝缘。源极和漏极环状及/或延伸区域及磊晶生长的源极区域和漏极区域形成在该暴露的鳍部部分中或在该暴露的鳍部部分上，并且邻近该栅极电极结构而设置。体接触设置在该暴露的鳍部部分的接触表面上。该体接触与该磊晶生长的源极区域和漏极区域分离地隔开，并且复与该环状及/或延伸区域分离地隔开。该体接触包含偏压该场效晶体管的临界电压的掺质浓度。接触绝缘层设置在该暴露的鳍部部分上方，该体接触与该环状及/或延伸区域之间。接触覆盖层设置在该体接触和该接触绝缘层上方。
[0009]在另一个实施例中，形成鳍部场效晶体管装置的方法包含提供具有鳍部的半导体衬底。栅极电极结构形成覆盖在该鳍部上面。在该鳍部的一部分上方和该栅极电极结构上方图案化布植掩膜层，以暴露该鳍部邻近该栅极电极结构的源极/漏极部分，源极和漏极区域形成在该源极/漏极部分内。离子布植至该鳍部的该暴露的源极/漏极部分内，以形成邻近该栅极电极结构的源极和漏极环状及/或延伸区域。选择性移除该布植掩膜层，并且在选择性移除该布植掩膜层后，形成接触绝缘层在该鳍部上方。在该接触绝缘层上方图案化接触图案层，以暴露该接触绝缘层的接触部分。选择性蚀刻该接触绝缘层的该接触部分，从而暴露该鳍部的接触表面。该体接触形成在该鳍部的该接触表面上，并且该体接触与该环状及/或延伸区域分离地隔开。源极区域和漏极区域在该源极和漏极环状及/或延伸区域上方磊晶地生长。
【专利附图】
【附图说明】
[0010]该等不同的实施例将连同接下来的图式予以描述，其中，相同的标号代表相同的组件，其中:
[0011]图1为半导体衬底包含形成于其内的鳍部及在该鳍部上面的栅极电极结构的部分的透视图；以及
[0012]图2-图12为图1的该半导体衬底沿着图1的线A-A的剖面侧视图，以例示依据实施例用以制作包含体接触的鳍部FET装置的范例方法，其中，该体接触设置在鳍部上，该鳍部等同与该体接触电性相通的晶体管。
【具体实施方式】
[0013]接下来的详细描述在本质上仅作为范例之用，而不打算用来限制该等不同的实施例、或其应用和用途。此外，没有意图被先前的【背景技术】和接下来的详细说明中所出现的任何理论约束。
[0014]此处提供鳍部场效晶体管(fin FET)装置及形成该鳍部FET装置的方法，该鳍部FET装置致能晶体管的临界电压(Vt)，该临界电压(Vt)可视需要而通过偏压体接触来加以修正。尤其是，该鳍部FET装置包含体接触，该体接触设置在鳍部上，该鳍部等同与该体接触电性相通的晶体管，但维持该晶体管的操作性。此处所描述的方法即使在奈米-等级尺寸限制下，亦可藉由防止该体接触与该晶体管的源极和漏极区域之间的直接实体接触，而致能该体接触的有效形成。因为该体接触可有效地形成在鳍部上，而该鳍部等同与该体接触电性相通的晶体管，并且，又能维持该晶体管的操作性，因此，该晶体管的该Vt可视需要而藉由偏压该体接触来加以修正。
[0015]参照图1，依据用以形成鳍部FET装置的方法的范例实施例，提供具有鳍部12形成于其中或其上的半导体衬底10。虽然没有显示，但应体会到该半导体衬底10可依据传统的鳍部FET工艺，而包含复数个鳍部12。没有打算限制，尽管此处所描述的该鳍部FET装置和方法并不受限于任何特别的尺寸约束，该鳍部12可具有奈米等级的宽度，例如从大约5至大约20奈米。如此处所使用的，〃半导体衬底”这个术语将用来涵盖传统上使用在半导体工业中的半导体材料。“半导体材料”包含单晶硅材料(例如，半导体工业所通常使用的相对纯或轻度掺杂掺质的单晶硅材料)连同多晶硅材料，以及与其它元素(例如，锗、碳、及类似者)混合的硅。此外，“半导体材料”涵盖其它材料，例如，相对纯和掺杂掺质的锗、砷化镓、氧化锌、玻璃、及类似者。在图1所显示的实施例中，该半导体衬底10为块体硅晶圆，具有该鳍部12形成在该块体硅晶圆中。然而，将体会到在其它实施例中，虽然没有在图式中显示，该半导体衬底10可包含设置在绝缘材料上的含硅材料，通称为绝缘体上硅(SOI)结构，其接着被支持衬底所支持。为了例示的目的，图1中只显示该半导体衬底10的一部分14。在实施例中，该鳍部12是掺杂有选自P-型掺质或N-型掺质的掺质。举例来说，在实施例中，该半导体衬底10的该部分14和该鳍部12是掺杂有P-型掺质，例如但不限于可预期形成N-型金属氧化物半导体(NMOS)鳍部FET的硼、铝、镓、铟、BF2及其组合，。然而，虽然没有显示，但应体会到该半导体衬底的其它部分也可掺杂N-型掺质，例如但不限于可预期形成P-型金属氧化物半导体(PMOS)鳍部FET的磷、砷、锑、及其组合。关于这方面，此处所描述的方法适合用来形成NMOS鳍部FET或PMOS鳍部FET，视用来形成个别鳍部FET的特微所采用的材料而定。如果被制作的该鳍部FET装置是互补式MOS集成电路(CMOS 1C)，则该半导体衬底10的至少一部分和鳍部12是掺杂有N-型掺质，而该半导体衬底的至少一部分是掺杂有P-型掺质。举例来说，在该鳍部12包含该掺质的情况下，该半导体衬底10的该部分可在该鳍部12形成在该半导体衬底10中或该半导体衬底上之前或之后，藉由离子布植来加以掺杂。可使用多离子布植步骤，以达成希望的掺质浓度和分布。该掺质分布可作为达成所制作的特定鳍部FET的希望临界电压的一个变量。
[0016]如图1所显示的，栅极电极结构20设置在该鳍部12上方。举例来说，在实施例中，第一绝缘体层16覆盖在该半导体衬底10上面，且具有小于该鳍部12的高度的厚度，以致于该鳍部12延伸穿过并且突出超过该第一绝缘体层16，以提供暴露的鳍部部分18。该第一绝缘体层16并没有特别的限制，并且可包含氧化物，例如，硅氧化物。该栅极电极结构20覆盖在该鳍部12上面，更特定言之，在该暴露的鳍部部分18上面。该栅极电极结构20藉由栅极绝缘层22而与该鳍部12电性绝缘。该栅极电极结构20可通过传统工艺(例如，栅极先置或栅极后置、多晶硅/S1N或高-K/金属-栅极工艺)而形成在该鳍部12上方。举例来说，并且如图1所显示的，氮化物帽(nitride cap) 24可设置在该栅极电极结构20上面，以促进该栅极电极结构20的形成，并且在形成该鳍部FET装置的期间，提供保护给该栅极电极结构20。该氮化物帽24可从任意氮化物(例如，硅氮化物)加以形成。在实施例中，并且如图1所显示的，依据传统的鳍部FET工艺，该栅极电极结构20在鳍部部分18的三个侧面上绕着该暴露的鳍部部分18的周围。图2例示图1的该半导体衬底10的该部分14沿着线A-A的剖面图，其目的在于例示形成该鳍部FET装置的范例方法。
[0017]在实施例中，并且如图3所显示的，第二绝缘体层26形成在该暴露的鳍部部分18和该氮化物帽24上方。该第二绝缘体层26可从氮化物加以形成，该氮化物例如为与用来形成该氮化物帽24的相同氮化物，或为用来形成低_k薄膜(SiCON或SiCN)的相同氮化物。该第二绝缘体层26设置在该栅极电极结构20的侧壁上的部分至终仍然存在，以作为该鳍部FET装置中的第一侧壁间隔件26，如下文中所详细描述的。更特定言之，如图4所显示的，使用适合的蚀刻剂(例如，氮蚀刻剂)来蚀刻该第二绝缘体层设置在水平表面上的部分，而该第二绝缘体层26设置在该栅极电极结构20的侧壁上的部分则仍作为第一侧壁间隔件26。
[0018]参照图5，在实施例中，第一掩膜层28形成在该栅极电极结构20和该暴露的鳍部部分18上方，其目的在于在离子布植30该半导体衬底未显示的部分的期间，遮蔽该半导体衬底10显示于图5中的该部分14中的该暴露的鳍部部分18。举例来说，在实施例中，并且如图5所显示的，该半导体衬底10的该部分14掺杂有可预期形成NMOS鳍部FET的P-型掺质，而可采用图5所显示的该离子布植30，以形成PMOS鳍部FET在该半导体衬底10未显示的其它部分上的延伸及/或环状区域(未显示)。然而，将体会到该第一掩膜层28可视情况形成，并且该第一掩膜层28的形成与将形成的鳍部FET的类型有关。在实施例中，该第一掩膜层28是从某种材料形成，该种材料可从该栅极电极结构20和该半导体衬底10的该部分14上方选择性移除。“选择性移除”是指一种材料在特别的蚀刻剂中较另一种材料具有较高的蚀刻率。或者，该第一掩膜层28的该材料可在从下方的结构移除最小材料的情况下予以移除。举例来说，在实施例中，该第一掩膜层28是从抗蚀材料加以形成，例如光阻(photoresist)。在完成离子布植30后，以适当的蚀刻剂(例如,氧化物蚀刻剂)来蚀刻并选择性移除该第一掩膜层28，而该栅极电极结构20和该半导体衬底10的该部分14则通过传统的工艺来选择性清洗。
[0019]在实施例中，并且如图6所显示的，在选择性移除该第一掩膜层及选择性清洗后，在该半导体衬底10的该部分14上方(包含该暴露的鳍部部分18上方)以及该第一侧壁间隔件26和该栅极电极结构20上方图案化布植掩膜层32，以暴露该暴露的鳍部部分18邻近该栅极电极结构20的源极/漏极部分，而该鳍部FET的源极和漏极区域将形成在该源极/漏极部分内。该布植掩膜层32与该第一掩膜层可由相同的材料来加以形成，以使该布植掩膜层32得以被选择性移除。如下文中所详细描述的，该布植掩膜层32通常是设置在该暴露的鳍部部分18中将形成体接触的部分上方，并且遮蔽该部分。以这种方式，藉由隔离紧紧邻近该第一侧壁间隔件26的部分而形成的该半导体衬底10的该源极和漏极区域与，可有效地维持该体接触与该源极和漏极区域的隔离，即使在该暴露的鳍部部分18上形成该体接触时亦然。离子布植34可接着在紧紧邻近该第一侧壁间隔件26实行而布植到该暴露的鳍部部分18中，以通过传统的离子布植工艺来形成邻近该第一侧壁间隔件26的源极和漏极环状及/或延伸区域38。为了简化起见，图6只大致上例示形成在该半导体衬底10中的环状及/或延伸区域38，虽然将体会到特定的环状及/或延伸区域38的组构是动态的，并且会随特别鳍部FET装置的效能考量而变化。该布植掩膜层32隔离该环状及/或延伸区域38与该半导体衬底10的特定部分的形成，该特别部分暴露在该布植掩膜层32的图案中。在完成离子布植34后，选择性移除该布植掩膜层32，并且通过传统工艺来选择性清洗该栅极电极结构20和该半导体衬底10的该部分14。
[0020]在实施例中，并且如图7所显示的，在形成该环状及/或延伸区域38并且移除该布植掩膜层32后，接触绝缘层37形成在该半导体衬底10的该部分14上方(包含在该暴露的鳍部部分18上方)以及该第一侧壁间隔件26上方、该环状及/或延伸区域38和该闸极电极结构20上方。该接触绝缘层37与该第二绝缘体层26可由相同的材料加以形成。在实施例中，并且如图8所显示的，在该接触绝缘层37上方图案化接触图案层40，以暴露该接触绝缘层37的接触部分，该接触部分覆盖在接触表面42上面，而体接触则形成在该接触表面42上。就这点而言，为了维持该体接触与该环状及/或延伸区域38的间隔，该接触图案层40完全地覆盖该暴露的鳍部部分18的先前暴露的部分(该环状及/或延伸区域38是形成在该部分内)，并且另覆盖该暴露的鳍部部分18与该环状及/或延伸区域38紧紧邻近的部分，如图8所显示的。该接触图案层40与该第一掩膜层和该布植掩膜层可由相同的材料来加以形成，以使该接触图案层40得以被选择性移除。一旦图案化之后，该接触图案层40中的该图案可使该接触绝缘层37的该接触部分(其由该接触图案层40所暴露)得以被选择性移除，从而暴露该暴露的鳍部部分18的该接触表面42，该体接触将形成在该接触表面42上。可以适合的氮化物蚀刻剂(例如但非限定为CF4)，通过反应式离子蚀刻(RIE)，来蚀刻该接触绝缘层37的该接触部分。在选择性蚀刻该接触绝缘层37的该接触部分后，选择性移除该接触图案层40，并且通过传统工艺来选择性清洗该接触绝缘层37。
[0021]在实施例中，并且如图9所显示的，该体接触44是形成在该暴露的鳍部部分18的该接触表面42上。尤其是，该体接触44是通过在该暴露的鳍部部分18的该接触表面42上磊晶生长半导体材料而形成的，并且该体接触44只形成在该暴露的鳍部部分18的该接触表面42上，而没有形成在该接触绝缘层37上。虽然没有显示，但将体会到该暴露的鳍部部分18的该接触表面42可在形成该体接触44之前先行蚀刻，从而将该体接触44凹陷在该暴露的鳍部部分18中。此外，由于存在有设置在该环状及/或延伸区域38上方及该暴露的鳍部部分18紧紧邻近该环状及/或延伸区域38的部分上方的该接触绝缘层37，因此，该体接触44与该环状及/或延伸区域38以适合的方式分离地隔开。“分离地隔开”意指该体接触44没有接触该环状及/或延伸区域38，尽管就装置操作而言，该体接触大致上靠近该环状及/或延伸区域38，以达成低串联电阻。该接触绝缘层37最终仍设置在该体接触44与该环状及/或延伸区域38之间的该暴露的鳍部部分18上方，以将该体接触与该环状及/或延伸区域38电性绝缘。用于形成该体接触44的适合半导体材料包含以上针对该半导体衬底10所揭露的那些半导体材料。在实施例中，该体接触44与该半导体衬底10的该部分14及该鳍部12 (广义言之)掺杂有相同类型的掺质，不是N-型、就是P-型。举例来说，如果该半导体衬底10的该部分14掺杂有P-型掺质，则该体接触也掺杂有P-型掺质，该半导体衬底10的该部分14所掺杂的P-型掺质与该体接触所掺杂的P-型掺质可为相同或不同的掺质类型，例如硼。就另一个例子而言，如果该半导体衬底10的该部分14掺杂有N-型掺质，则该体接触也掺杂有N-型掺质，该半导体衬底10的该部分14所掺杂的N-型掺质与该体接触所掺杂的N-型掺质可为相同或不同的N-型掺质，例如碳。举例来说，在实施例中，该体接触44可从N-型或P-型半导体形成，视该半导体衬底10的该部分14是从N-型或P-型材料形成而定。作为一个特定的例子，就P-型体接触44而言，可使用硅锗化物。如以上所略为提及的，该鳍部FET的该Vt可藉由体偏压来加以调整，而体偏压可通过建立从该体接触44至装置信道的高导电性来加以完成。该体接触44的低接触电阻可通过适当的掺杂来加以完成。就这点而言，可形成具有掺质浓度的该体接触，该掺质浓度在适合的低等级，建立该接触电阻。较高的掺质浓度通常会减少该体接触44的串联电阻。
[0022]在实施例中，并且参照图10-12，在形成该体接触44后，暴露该环状及/或延伸区域38，以在该环状及/或延伸区域38上方致能磊晶生长的源极区域和漏极区域的形成。然而，在其它实施例中，虽然没有显示，将体会到磊晶生长的源极区域和漏极区域可在形成该体接触44之前，形成在该环状及/或延伸区域38上方。更进一步言之，将体会到特定的体接触可较特定的磊晶生长的源极区域和漏极区域更早形成。举例来说，在实施例中，PFET的磊晶生长的源极区域和漏极区域可在NFET的磊晶生长的源极区域和漏极区域形成前便已形成。因此，NFET的体接触可在NFET的磊晶生长的源极区域和漏极区域形成前就已形成。此外，在这个实施例中，PFET的体接触可在PFET的磊晶生长的源极区域和漏极区域形成后才形成。
[0023]在实施例中，并且如图10所显示的，接触覆盖层48形成在该体接触44和该接触绝缘层37上方。该接触覆盖层48主要是在磊晶生长该源极区域和漏极区域期间形成，以屏蔽该体接触44。该接触覆盖层48与该第二绝缘体层26和该接触绝缘层37可以相同材料形成，以使接触覆盖层48和该接触绝缘层37得以用相同蚀刻剂移除。在实施例中，并且如图11所显示的，在该接触覆盖层48上方图案化帽图案层50，以暴露该接触覆盖层48覆盖在该环状及/或延伸区域38上面的部分，而部分的该接触覆盖层48仍然在该体接触44和该接触绝缘层37上方。该帽图案层50可与该第一掩膜层、第二布植层及/或接触图案层以相同材料形成，以使该帽图案层50得以从该接触覆盖层48选择地移除。该帽图案层50中的图案使该接触覆盖层48中由该帽图案层50所暴露的部分得以选择性移除。由于该接触覆盖层48与该接触绝缘层37可由相同材料形成，因此，在该接触覆盖层48下面的该接触绝缘层37也可选择性移除，从而暴露该环状及/或延伸区域38中将要形成该磊晶生长的源极区域和漏极区域的表面。该接触绝缘层37和该接触覆盖层48覆盖在该栅极电极结构20上面的部分也在选择性蚀刻期间移除，而该接触绝缘层37和该接触覆盖层48设置在垂直表面上(例如，在该第一侧壁间隔件26上)的部分则仍留下。在选择性蚀刻该接触覆盖层48由该帽图案层50所暴露的该部分后，并且在进一步蚀刻该接触绝缘层37的下面部分后，该帽图案层50是选择性从该下面的接触覆盖层48移除，并且暴露的接触覆盖层48是通过传统工艺而选择性清洗。
[0024]在实施例中，并且如图12所显示的，磊晶生长的源极区域54和漏极区域56是形成在该环状及/或延伸区域38上方。尤其是，该磊晶生长的源极区域54和漏极区域56可藉由在该鳍部12上(更特定言之，在该环状及/或延伸区域38的该表面52上)磊晶生长半导体材料，而与该体接触44以实质相同的方式所形成。在实施例中，该磊晶生长的源极区域54和漏极区域56只形成在该环状及/或延伸区域38的该表面52上，而没有形成在仍在该体接触44上方的该接触覆盖层48上。以这种方式，该体接触44也与该磊晶生长的源极区域54和漏极区域56分离地隔开。虽然没有显示，但将体会到该环状及/或延伸区域38的该表面52可在形成该磊晶生长的源极区域54和漏极区域56前就被蚀刻，从而将该磊晶生长的源极区域54和漏极区域56凹陷在该环状及/或延伸区域38和该暴露的鳍部部分18中。此外，该接触覆盖层48可至终仍然设置在该体接触44和该接触绝缘层37上方，并且该接触覆盖层48在该体接触44与该磊晶生长的源极区域54和漏极区域56之间仍然维持适当的间隔。用于形成该磊晶生长的源极区域54和漏极区域56的适合材料包含以上针对该半导体衬底10和针对该体接触44所揭露的那些材料。此外，该磊晶生长的源极区域54和漏极区域56与该体接触44和该半导体衬底10的该部分14是相反类型，不是N-型、就是P-型。举例来说，如果该半导体衬底10的该部分14掺杂P-型掺质或由P-型半导体材料形成，则该磊晶生长的源极区域54和漏极区域56掺杂N-型掺质或由N-型半导体材料形成。
[0025]虽然至少一个范例实施例已经呈现在本发明先前的详细描述中，但应体会到存在为数甚多的变体。也应体会到范例实施例只是例子而已，而并不打算以任何方式来限制本发明的范围、应用性或组构。反而是，该先前的详细描述将提供本领域的熟习技术者方便的引导方针，以实作本发明的范例实施例。了解到可对范例实施例中所描述的组件的功能和配置作出各种改变，而不致于偏离本发明在附随权利要求中所设定的范围。
【权利要求】
1.一种鳍部场效晶体管装置，包含: 半导体衬底，具有鳍部； 栅极电极结构，覆盖在该鳍部上面； 源极和漏极环状及/或延伸区域及磊晶生长的源极区域和漏极区域，形成在该鳍部中或该鳍部上，并且邻近该栅极电极结构而设置；以及 体接触，设置在该鳍部的接触表面上，其中，该体接触与该环状及/或延伸区域及该磊晶生长的源极区域和漏极区域分离地隔开。
2.如权利要求1所述的装置，其中，该体接触包含偏压该场效晶体管装置的临界电压的掺质浓度。
3.如权利要求1所述的装置，复包含第一绝缘体层，覆盖在该半导体衬底上面，且具有小于该鳍部的高度的厚度，其中，该鳍部延伸穿过并且突出超过该第一绝缘体层，以提供暴露的鳍部部分。
4.如权利要求3所述的装置，其中，该源极和漏极环状及/或延伸区域、该磊晶生长的源极区域和漏极区域、及该体接触是形成在该暴露的鳍部部分中或该暴露的鳍部部分上。
5.如权利要求4所述的装置，其中，该体接触包含只形成在该暴露的鳍部部分上的磊晶生长的半导体材料。
6.如权利要求1所 述的装置，复包含接触绝缘层，设置在该鳍部上方、该体接触与该环状及/或延伸区域之间。
7.如权利要求6所述的装置，复包含接触覆盖层，设置在该体接触和该接触绝缘层上方。
8.如权利要求1所述的装置，其中，该鳍部掺杂有选自P-型掺质和N-型掺质的掺质。
9.如权利要求8所述的装置，其中，该体接触与该鳍部掺杂有相同类型的掺质。
10.如权利要求1所述的装置，其中，该体接触未掺杂，并且包含选自N-型或P-型半导体的半导体材料。
11.一种鳍部场效晶体管装置，包含: 半导体衬底，具有鳍部； 第一绝缘体层，覆盖在该半导体衬底上面，并且具有小于该鳍部的高度的厚度，其中，该鳍部延伸穿过并且突出超过该第一绝缘体层，以提供暴露的鳍部部分； 栅极电极结构，覆盖在该暴露的鳍部部分上面，并且藉由栅极绝缘层而与该鳍部电性绝缘； 源极和漏极环状及/或延伸区域及磊晶生长的源极区域和漏极区域，形成在该暴露的鳍部部分中，并且邻近该栅极电极结构而设置； 体接触，设置在该暴露的鳍部部分的接触表面上，其中，该体接触与该磊晶生长的源极区域和漏极区域分离地隔开，并且其中，该体接触包含偏压该场效晶体管的临界电压的掺质浓度； 接触绝缘层，设置在该暴露的鳍部部分上方，该体接触与该环状及/或延伸区域之间；以及 接触覆盖层，设置在该体接触及该接触绝缘层上方。
12.—种形成鳍部场效晶体管装置的方法，该方法包含:提供具有鳍部的半导体衬底； 形成覆盖在该鳍部上面的栅极电极结构； 在一部分该鳍部上方及该栅极电极结构上方图案化布植掩膜掩膜层，以暴露该鳍部与该栅极电极结构邻近的源极/漏极部分，源极和漏极区域将形成在该源极/漏极部分内； 将离子布植至该鳍部的该暴露的源极/漏极部分内，以形成邻近该栅极电极结构的源极和漏极环状及/或延伸区域； 选择性移除该布植掩膜层； 在选择性移除该布植掩膜层后，在该鳍部上方形成接触绝缘层； 在该接触绝缘层上方图案化接触图案层，以暴露该接触绝缘层的接触部分； 选择性蚀刻该接触绝缘层的该接触部分，以暴露该鳍部的接触表面； 在该鳍部的该接触表面上形成该体接触，其中，该体接触与该环状及/或延伸区域分离地隔开；以及 在该源极和漏极环状及/或延伸区域上方磊晶地生长源极区域和漏极区域。
13.如权利要求12所述的方法，其中，形成该体接触包含形成具有掺质浓度的该体接触，该掺质浓度偏压该鳍部场效晶体管装置的临界电压。
14.如权利要求12所述的方法，其中，提供该半导体衬底包含提供第一绝缘体层给该半导体衬底，该第一绝缘体层覆盖在该半导体衬底上面并具有小于该鳍部的高度的厚度，其中，该鳍部延伸穿过并且突出超过该第一绝缘体层，以提供暴露的鳍部部分，并且其中，该栅极电极结构覆盖在该暴露的鳍部部分上面并且藉由栅极绝缘层而与该鳍部电性绝缘。
15.如权利要求14所述的方法，其中，形成该体接触包含在该暴露的鳍部部分的该表面上磊晶生长半导体材料。
16.如权利要求12所述的方法，复包含在形成该体接触后，暴露该源极和漏极环状及/或延伸区域的表面。
17.如权利要求16所述的方法，其中，磊晶生长该源极区域和该漏极区域包含在暴露该源极和漏极环状及/或延伸区域的该表面后，只在该源极和漏极环状及/或延伸区域上方磊晶生长该源极区域和该漏极区域。
18.如权利要求17所述的方法，复包含在磊晶生长该源极和该漏极区域前，在该体接触和该接触绝缘层上方形成接触覆盖层。
19.如权利要求12所述的方法，其中，在该鳍部的该部分上方及该栅极电极结构上方图案化该布植掩膜层包含以该布植掩膜层设置在该鳍部中该体接触所形成的部分上方并且遮蔽该部分，而图案化该布植掩膜层。
20.如权利要求12所述的方法，其中，图案化该接触图案层包含图案化该接触图案层，以覆盖该鳍部的部分，其中，该环状及/或延伸区域是形成在该部分内，并且还覆盖该鳍部邻近该环状及/或延伸区域的部分。
【文档编号】H01L29/06GK104051538SQ201410095458
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】Y·刘, M·哈格罗夫, C·格鲁斯费尔德 申请人:格罗方德半导体公司