1.一种集成电路，包括：
一立体NAND存储器阵列，包括多个存储晶体管；
多条位线，这些多条位线中不同的位线耦接至该立体NAND存储器阵列的多个不同部位；以及
多个晶体管对，具有一个半导体叠层(stack of semiconductor layers)，该半导体叠层中的多个不同层包括这些多个晶体管对中多个不同的晶体管对；这些多个晶体管对中的每一个包含一第一晶体管及一第二晶体管，且该第一晶体管和该第二晶体管具有一第一源极/漏极端点、一第二源极/漏极端点和一第三源极/漏极端点；
其中，该第一晶体管具有该第一源极/漏极端点和该第三源极/漏极端点；且该第二晶体管具有该第二源极/漏极端点和该第三源极/漏极端点；且
该第一源极/漏极端点电性耦接至一擦除电压线；该第二源极/漏极端点电性耦接至多条写入/读取电压线中相对应的一条；
该第三源极/漏极端点电性耦接至这些多条位线中相对应的一条。
2.如权利要求1所述的集成电路，还包括
一第一栅极，用来控制这些多个晶体管对中的所有这些第一晶体管；以及
一第二栅极，用来控制这些多个晶体管对中的所有这些第二晶体管。
3.如权利要求2所述的集成电路，其中该第一栅极控制这些多条位线是否耦接至这些多个晶体管对中的这些第一源极/漏极端点；且该第二栅极控制这些多条位线是否耦接至这些多个晶体管对中的这些二源极/漏极端点。
4.如权利要求1所述的集成电路，其中该立体NAND存储器阵列包括多个半导体条带叠层结构(stacks of semiconductor strips)，设置来做为该立体NAND存储器阵列中这些不同存储晶体管的多条晶体管通道；
且该半导体叠层包括：
一第一半导体条带叠层结构，配置来做为这些多个晶体管对中不同于这些第一晶体管的晶体管通道；以及
一第二半导体条带叠层结构，配置来做为这些多个晶体管对中不同于这些第二晶体管的晶体管通道。
5.如权利要求4所述的集成电路，其中位于该第一半导体条带叠层结构中的多条半导体条带、位于该第二半导体条带叠层结构中的多条半导体条带以及位于这些多个导体条带叠层结构中的多条半导体条带，共用多个平面位置(plane positions)。
6.如权利要求1所述的集成电路，还包括一电路，用来对该擦除电压线产生一第一组电压，以及对这些写入/读取电压线产生一第二组电压。
7.如权利要求4所述的集成电路，其中位于该第一半导体条带叠层结构中的这些半导体条带电性耦接至这些多条位线中与这些半导体条带相邻接的这些位线。
8.如权利要求4所述的集成电路，其中位于该第一半导体条带叠层结构中的这些半导体条带电性耦接至这些多条位线中并未与这些半导体条带相邻接的这些位线。
9.如权利要求2所述的集成电路，还包括一电路，
用来执行下述动作：
打开多个第一晶体管；以及关闭多个第二晶体管；以及
打开多个第二晶体管；以及关闭多个第一晶体管。
10.一种操作多条位线的方法，这些位线电性耦接至具有多个存储晶体管的一立体NAND存储器阵列，其中不同的这些位线电性耦接至该立体NAND存储器阵列的不同部位，此方法包括：
可切换地(switchably)将这些位线电性耦接至下述其中之一：
(i)一第一组电压，其通过该立体NAND存储器阵列中至少一第一存储器操作型态的第一组多个晶体管来进行耦接，其中该第一组多个晶体管具有一第一半导体条带叠层结构；以及
(ii)一第二组电压，其通过该立体NAND存储器阵列中至少一第二存储器操作型态的第二组多个晶体管来进行耦接，其中该第二组多个晶体 管具有一第二半导体条带叠层结构；且该第二存储器操作型态和该第一存储器操作型态不同。
11.如权利要求10所述的方法，其中位于该第一半导体条带叠层结构中的多条半导体条带，被设置来做为该第一组多个晶体管中不同的这些晶体管的多个晶体管通道；位于该第二半导体条带叠层结构中的多条半导体条带，被设置来做为该第二组多个晶体管中不同的这些晶体管的多个晶体管通道；且该立体NAND存储器阵列包括多个半导体条带叠层结构，设置来做为该立体NAND存储器阵列中不同这些存储晶体管的多个晶体管通道。
12.如权利要求11所述的方法，位于该第一半导体条带叠层中的多条半导体条带、位于该第二半导体条带叠层结构中的多条半导体条带以及位于这些多个半导体条带叠层结构中的多条半导体条带，共用多个平面位置；其中，不同的这些多个平面位置是对应于不同的晶体管通道来设置。
13.如权利要求10所述的方法，其中该第一存储器操作型态包括擦除；且该第二存储器操作型态包括写入及读取二者中至少之一。
14.如权利要求10所述的方法，其中该第一存储器操作型态包括擦除、预充电和遮蔽；且该第二存储器操作型态包括写入及读取。
15.如权利要求12所述的方法，其中这些多条位线中的不同位线耦接至该立体NAND存储器阵列中的这些不同平面位置。
16.如权利要求10所述的方法，还包括：
产生适用于该第一存储器操作型态的第一组电压；以及
产生适用于该第二存储器操作型态的第二组电压。
17.如权利要求10所述的方法，其中位于该第一半导体条带叠层结构中的这些半导体条带电性耦接至这些多条位线中与这些半导体条带相邻接的位线。
18.如权利要求10所述的方法，其中位于该第一半导体条带叠层结构中的这些半导体条带电性耦接至这些多条位线中并未与这些半导体条带相邻接的位线。
19.如权利要求10所述的方法，还包括：
(i)打开该第一组多个晶体管；以及关闭该第二组多个晶体管，通过将该第一组电压耦接至这些多条位线以至少进行该第一存储器操作型态；以及
(ii)打开该第二组多个晶体管；以及关闭该第一组多个晶体管，通过将该第二组电压耦接至这些多条位线以至少进行该第二存储器操作型态。
20.一种集成电路的制作方法，包括：
提供一立体NAND存储器阵列，使其包括多个存储晶体管；
提供多条位线，使这些多条位线中不同的这些位线耦接至该立体NAND存储器阵列的多个不同部位；以及
提供多个晶体管对，使其具有一个半导体叠层，该半导体叠层中的多个不同层中包括这些多个晶体管对中多个不同的这些晶体管对；这些多个晶体管对中的每一者包含一第一晶体管及一第二晶体管，且该第一晶体管和该第二晶体管具有一第一源极/漏极端点、一第二源极/漏极端点和一第三源极/漏极端点；
其中该第一晶体管包括该第一源极/漏极端点和该第三源极/漏极端点；该第二晶体管包括该第二源极/漏极端点和第三源极/漏极端点；
该第一源极/漏极端点电性耦接至一擦除电压线；该第二源极/漏极端点电性耦接至多条写入/读取电压线中相对应的一条；
该第三源极/漏极端点电性耦接至这些多条位线中相对应的一条。