横向双扩散金属氧化物半导体元件及其制造方法与流程

本发明涉及一种横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor,LDMOS)元件及其制造方法，特别是指一种可降低导通电阻的LDMOS元件及其制造方法。

背景技术：

图1显示一种现有横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor,LDMOS)元件100的剖视示意图。如图1所示，LDMOS元件100包含：P型基板101、漂移区102、隔绝氧化区103、漂移氧化区104、本体区106、漏极110、源极108、与栅极111。其中，漂移区102的导电型为N型，形成于P型基板101上，隔绝氧化区103为区域氧化(local oxidation of silicon,LOCOS)结构，以定义操作区103a，作为LDMOS元件100操作时主要的作用区。操作区103a的范围由图1中，粗黑箭头所示意。栅极111覆盖部分漂移氧化区104。此现有LDMOS元件100可作为功率元件使用，但因此牺牲了导通电阻；此外，N型源极108、P型本体区106、与N型漂移区102所形成的寄生NPN晶体管，也限制了操作的速度，与元件的性能。

有鉴于此，本发明即针对上述现有技术的改善，提出一种LDMOS元件及其制造方法，可降低导通电阻，抑制寄生NPN晶体管导通的LDMOS元件及其制造方法。

技术实现要素：

本发明的目的在于克服现有技术的不足与缺陷，提出一种横向双扩散金属氧化物半导体元件及其制造方法，可降低导通电阻，抑制寄生NPN晶体管导通。

为达上述目的，就其中一观点言，本发明提供了横向双扩散金属氧化物半导体(Lateral Double Diffused Metal Oxide Semiconductor,LDMOS)元件，包含：一P型基板，于一高度方向上，具有相对的一上表面与一下表面；一外延层，形成于该P型基板上，于该高度方向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；一P型高压阱，形成于该外延层中，且于该高度方向上，堆叠并连接于该P型基板的该上表面上；一P型本体区，形成于该外延层中的该P型高压阱上，且于该高度方向上，堆叠并连接于该P型高压阱与该外延层表面之间，其中，该P型本体区具有一尖峰浓度区，其于该高度方向上，堆叠并连接于该外延层表面下，并具有该P型本体区中最高的P型杂质浓度；一N型阱，形成于该外延层中，于该高度方向上，堆叠并连接于该外延层表面下，且于一横向上邻接于该P型本体区；一隔绝氧化区，形成于该外延层上，以定义一操作区；一漂移氧化区，形成于该外延层上的该操作区中，且于该高度方向上，该漂移氧化区堆叠并连接于该N型阱；一栅极，形成于该外延层上，且该栅极位于该操作区中，并覆盖至少部分该漂移氧化区，且于该高度方向上，该栅极堆叠并连接于该外延层并覆盖部分该N型阱及部分该P型本体区；一N型接点区，形成于该P型本体区中，于该高度方向上，堆叠并连接于该外延层表面下；一P型接点区，形成于该P型本体区中，于该高度方向上，堆叠并连接于该外延层表面下，且于该横向上与该N型接点区邻接；一上源极，形成于该外延层上，且于该高度方向上，堆叠并连接于该N型接点区及该P型接点区；一下源极，形成于该P型基板的该下表面下，且于该高度方向上，堆叠并连接于该下表面下；以及一N型漏极，形成于该N型阱中，于该高度方向上，堆叠并连接于该外延层表面下，且该N型漏极介于该漂移氧化区与该隔绝氧化区之间；其中，该P型本体区中的P型杂质浓度，足以抑制一横向寄生晶体管导通；其中，部分该P型本体区于该高度方向上，位于该N型接点区与该P型接点区下方，且该尖峰浓度区不位于该N型接点区与该P型接点区下方，且该尖峰浓度 区于该横向上与该N型接点区邻接；其中，于一正常操作中，一导通电流由该N型漏极流经该下源极。

为达上述目的，就另一观点言，本发明提供了一种横向双扩散金属氧化物半导体(Lateral Double Diffused Metal Oxide Semiconductor,LDMOS)元件制造方法，包含：提供一P型基板，其于一高度方向上，具有相对的一上表面与一下表面；形成一外延层于该P型基板上，且于该高度方向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；形成一P型高压阱于该外延层中，且于该高度方向上，堆叠并连接于该P型基板的该上表面上；形成一P型本体区于该外延层中的该P型高压阱上，且于该高度方向上，堆叠并连接于该P型高压阱与该外延层表面之间，其中，该P型本体区具有一尖峰浓度区，其于该高度方向上，堆叠并连接于该外延层表面下，并具有该P型本体区中最高的P型杂质浓度；形成一N型阱于该外延层中，于该高度方向上，堆叠并连接于该外延层表面下，且于一横向上邻接于该P型本体区；形成一隔绝氧化区于该外延层上，以定义一操作区；形成一漂移氧化区于该外延层上的该操作区中，且于该高度方向上，该漂移氧化区堆叠并连接于该N型阱；形成一栅极于该外延层上，且该栅极位于该操作区中，并覆盖至少部分该漂移氧化区，且于该高度方向上，该栅极堆叠并连接于该外延层并覆盖部分该N型阱及部分该P型本体区；形成一N型接点区于该P型本体区中，于该高度方向上，堆叠并连接于该外延层表面下；形成一P型接点区于该P型本体区中，于该高度方向上，堆叠并连接于该外延层表面下，且于该横向上与该N型接点区邻接；形成一N型漏极于该N型阱中，于该高度方向上，堆叠并连接于该外延层表面下，且该N型漏极介于该漂移氧化区与该隔绝氧化区之间；形成一上源极于该外延层上，且于该高度方向上，堆叠并连接于该N型接点区及该P型接点区；以及形成一下源极于该P型基板的该下表面下，且于该高度方向上，堆叠并连接于该下表面下；其中，该P型本体区中的P型杂质浓度，足以抑制一横向寄生晶体管导通；其中，部分该P型本体区于该高度方向上，位于该N型接点区与该P型接点区下方，且该尖峰浓 度区不位于该N型接点区与该P型接点区下方，且该尖峰浓度区于该横向上与该N型接点区邻接；其中，于一正常操作中，一导通电流由该N型漏极流经该下源极。

在其中一种较佳的实施型态中，该隔绝氧化区与该漂移氧化区为区域氧化(local oxidation of silicon,LOCOS)结构或浅沟槽绝缘(shallow trench isolation,STI)结构。

在其中一种较佳的实施型态中，该导通电流由该N型漏极依序流经该N型阱、该P型本体区、该N型接点区、该上源极、该P型接点区、该P型本体区、该P型高压阱、该P型基板、及该下源极。

在其中一种较佳的实施型态中，该上源极包括一金属层或一硅化金属层。

在其中一种较佳的实施型态中，该下源极包括一金属层或一硅化金属层。

以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1显示一种现有LDMOS元件100；

图2显示本发明的第一个实施例；

图3A-3I显示本发明的第二个实施例；

图4显示本发明的第三个实施例。

图中符号说明

100,200,300 LDMOS元件

101,201 P型基板

102 漂移区

103,203,303 隔绝氧化区

103a,203a 操作区

104,204 漂移氧化区

106,206 P型本体区

108 源极

110,210 漏极

111,211 栅极

201a 上表面

201b 下表面

202 外延层

202a 外延层表面

205 P型高压阱

206a 尖峰浓度区

207 N型阱

208 N型接点区

209 P型接点区

213 下源极

214 上源极

具体实施方式

本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

图2显示本发明的第一个实施例，显示根据本发明的横向双扩散金属氧化物半导体(Lateral Double Diffused Metal Oxide Semiconductor,LDMOS)元件200的剖视示意图。如图2所示，LDMOS元件200，包含：P型基板201、外延层202、隔绝氧化区203、漂移氧化区204、P型高压阱205、P型本体区206、N型阱207、N型接点区208、P型接点区209、N型漏极210、栅极211、下源极213、以及上源极214。

其中，P型基板201于高度方向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。外延层202形成于P型基板201上，且于高度方向上，堆叠并连接于上表面201a上，具有相对上表面201a的外延层表面202a。P型高压阱205形成于外延层202中，且于高度方向上，堆叠并连接于P型基板201的上表面201a上。

P型本体区206形成于外延层202中的P型高压阱205上，且于高度方向上，堆叠并连接于P型高压阱205与外延层表面202a之间，其中，P型本体区206具有尖峰浓度区206a，其于高度方向上，堆叠并连接于外延层表面202a下，并具有P型本体区206中最高的P型杂质浓度。N型阱207形成于外延层202中，于高度方向上，堆叠并连接于外延层表面202a下，且于横向上(如图中粗黑实线箭号所示的方向)邻接于P型本体区206。隔绝氧化区203形成于外延层202上，以定义操作区；其中，操作区指的是LDMOS 200元件于正常操作(即导通与不导通操作)时，电流、带电粒子受电压、电场影响而形成或/及移动的范围，此为本领域技术人员所熟知，在此不予赘述。漂移氧化区204形成于外延层202上的操作区中，且于高度方向上，漂移氧化区204堆叠并连接于N型阱207。栅极211形成于外延层202上，且栅极211位于操作区中，并覆盖至少部分漂移氧化区204，且于高度方向上，栅极211堆叠并连接于外延层202并覆盖部分N型阱207及部分P型本体区206。

N型接点区208形成于P型本体区206中，于高度方向上，堆叠并连接于外延层表面206a下。P型接点区209形成于P型本体区206中，于高度方向上，堆叠并连接于外延层表面206a下，且于横向上与N型接点区208邻接。上源极214形成于外延层202上，且于高度方向上，堆叠并连接于N型接点区208及P型接点区209。下源极213形成于P型基板201的下表面201b下，且于高度方向上，堆叠并连接于下表面201b下。N型漏极210形成于N型阱207中，于高度方向上，堆叠并连接于外延层表面206a下，且N型漏极210介于漂移氧化区204与隔绝氧化区203之间。其中，P 型本体区206中的P型杂质浓度，足以抑制由N型接点区208、P型本体区206、与N型阱207所形成的横向寄生晶体管导通，尤其因为P型杂质浓度较高的尖峰浓度区206a，使得抑制横向寄生晶体管导通的效果更佳。其中，于正常操作中，导通电流由N型漏极210流经下源极213，如图3I中粗黑实线箭号所示意。

图3A-3I显示本发明的第二个实施例。图3A-3I显示根据本发明的横向双扩散金属氧化物半导体(Lateral Double Diffused Metal Oxide Semiconductor,LDMOS)元件200制造方法的剖视示意图。首先，如图3A所示，提供P型基板201，其中，P型基板201例如但不限于为P型硅基板，亦可以为其他半导体基板。P型基板201于高度方向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。接着如图3B所示，形成外延层202于P型基板201上，且于高度方向上，具有相对上表面201a的外延层表面202a，外延层202堆叠并连接于上表面201a上。外延层202例如但不限于为P型外延层，形成于P型基板201上。

接下来，如图3C所示，形成P型高压阱205于外延层202中，且于高度方向上，堆叠并连接于P型基板201的上表面201a上。形成P型高压阱205的方法，例如但不限于以光刻制程、离子植入制程、与热制程形成(未示出)，此为本领域技术人员所熟知，在此不予赘述。接下来，如图3D所示，形成P型本体区206于外延层202中的P型高压阱205上，且于高度方向上，堆叠并连接于P型高压阱205与外延层表面202a之间，其中，P型本体区206具有尖峰浓度区206a，其于高度方向上，堆叠并连接于外延层表面202a下，并具有P型本体区206中最高的P型杂质浓度。形成包含尖峰浓度区206a的P型本体区206的方法，即是利用光刻制程、离子植入制程、与热制程，将最高的P型杂质浓度形成于邻接外延层表面202a下的外延层202中，利用调整离子植入制程的加速电压，即可形成尖峰浓度区206a。

接下来，如图3E所示，形成N型阱207于外延层202中，于高度方向上，堆叠并连接于外延层表面202a下，且于横向上(如图中粗黑实线箭号所示的方向)邻接于P型本体区206。接下来，如图3F所示，形成隔绝氧化区203于外延层202上，以定义操作区203a；同时或接着形成漂移氧化区204于外延层202上的操作区203a中，且于高度方向上，漂移氧化区203堆叠并连接于N型阱204。其中，隔绝氧化区203与漂移氧化区204为如图所示的区域氧化(local oxidation of silicon,LOCOS)结构或浅沟槽绝缘(shallow trench isolation,STI)结构。

接下来，如图3G所示，形成栅极211于外延层202上，且栅极211位于操作区203a中，并覆盖至少部分漂移氧化区204，且于高度方向上，栅极211堆叠并连接于外延层202并覆盖部分N型阱207及部分P型本体区206。接下来，如图3H所示，形成N型接点区208于P型本体区206中，于高度方向上，堆叠并连接于外延层表面202a下；形成P型接点区209于P型本体区206中，且于横向上与N型接点区208邻接；形成N型漏极210于N型阱207中，于高度方向上，堆叠并连接于外延层表面202a下，且N型漏极210介于漂移氧化区204与隔绝氧化区203之间。其中，N型接点区208与N型漏极210例如可以利用相同光刻制程与离子植入制程形成。

接下来，如图3I所示，形成上源极214于外延层202上，且于高度方向上，堆叠并连接于N型接点区208及P型接点区209；以及形成下源极213于P型基板201的下表面201a下，且于高度方向上，堆叠并连接于下表面201a下。须说明的是，于LDMOS元件200正常操作中，导通电流例如由N型漏极210依序流经N型阱207、P型本体区206、N型接点区208、上源极214、P型接点区209、P型本体区206、P型高压阱205、P型基板201、及下源极213。其中，上源极214与下源极213例如包括金属层或硅化金属层。其中，导通电流由N型阱207流至P型本体区206，较佳的是P型本体区206中的尖峰浓度区206a，此路径是指因施加正电压于栅极211，而于P型本体区206与栅极211接面处形成沟道(channel)，因此导 通操作时，导通电流由N型阱207流至P型本体区206，此为本领域技术人员所熟知，在此不予赘述。

图4显示本发明的第三个实施例。本实施例显示根据本发明的LDMOS元件300的剖视示意图。本实施例旨在说明根据本发明，形成隔绝氧化区303的方式，并不限于如第一个实施例所示。本实施例与第一个实施例不同之处在于，如图4所示，隔绝氧化区303为浅沟槽绝缘(shallow trench isolation,STI)结构而非如第一个实施例中，隔绝氧化区203为区域氧化(local oxidation of silicon,LOCOS)结构。其他的制程与第一个实施例相同，形成如图4所示的LDMOS元件300。当然，根据本发明，漂移氧化区204亦不限于为LOCOS结构，而可以为STI结构。

需说明的是，本发明在许多特征上，与现有技术不同，包括正常操作中，根据本发明的LDMOS元件200，在导通操作时，其串联的阻值包括从上源极214电连接至下源极213的串接路径，可以相对较低。其中，部分P型本体区206于高度方向上，位于N型接点区208与P型接点区209下方，且尖峰浓度区206a不位于N型接点区208与P型接点区209下方，且尖峰浓度区206a于横向上与N型接点区208邻接，以更有效抑制寄生NPN晶体管。此外，根据本发明的LDMOS元件200，其下源极213位于下表面201b下，可使本发明的LDMOS元件200位于下表面201b下再串接另一个功率元件，比如另一功率元件的漏极，可以改善散热的效率。

以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他制程步骤或结构，如临界电压调整区等；再如，光刻技术并不限于光罩技术，亦可包含电子束光刻技术；再如，导电型P型与N型可以互换，只需要其他区域亦作相应的互换即可。本发明的范围应涵盖上述及其他所有等效变化。