半导体封装结构及其制作方法与流程

本发明涉及一种封装结构及其制作方法，尤其涉及一种半导体封装结构及其制作方法。

背景技术：

在半导体产业中，集成电路(IC)的生产主要可分为三个阶段：集成电路的设计、集成电路的制作以及集成电路的封装。在晶圆的集成电路制作完成之后，晶圆的主动面配置有多个接垫。最后，由晶圆切割所得的裸芯片可通过接垫，电性连接于承载器(carrier)。通常而言，承载器可以是导线架(lead frame)、基板(substrate)或印刷电路板(printed circuit board)，而芯片可通过打线接合(wire bonding)或覆晶接合(flip chip bonding)等方式连接至承载器上，以使芯片的接垫与承载器的接点电性连接，进而构成芯片封装体。

芯片封装体的整体厚度例如是封装胶体的厚度、承载器的厚度以及外部端子的高度的总和。为满足芯片封装体微型化(miniaturization)的发展需求，常见的作法是降低承载器的厚度。然而，承载器的厚度缩减有限，且会对其结构刚性造成影响。

技术实现要素：

本发明提供一种半导体封装结构及其制作方法，制作方法能制作得到整体厚度较薄且具有良好的结构强度的半导体封装结构；半导体封装结构整体厚度较薄，且具有良好的结构强度。

本发明提出一种半导体封装结构的制作方法，其包括以下步骤。提供封装基材。封装基材包括介电层与连接介电层的金属层。图案化金属层，以形成图案化线路层。图案化线路层包括多个彼此分离的线路。形成第一封装胶体于介电层上，并使第一封装胶体填充于这些线路之间，以形成预铸模导线层。移除部分介电层，以形成多个开口。这些开口暴露出部分预铸模导线层。 配置第一芯片于介电层或预铸模导线层上，并使第一芯片通过这些开口电性连接预铸模导线层。形成第二封装胶体于介电层上，并使第二封装胶体包覆第一芯片。

本发明提出一种半导体封装结构，其包括预铸模导线层、介电层、第一芯片以及第二封装胶体。预铸模导线层包括图案化线路层与第一封装胶体。图案化线路层包括多个彼此分离的线路。第一封装胶体填充于这些线路之间。介电层连接预铸模导线层且具有多个开口，其中这些开口暴露出部分预铸模导线层。第一芯片配置于介电层或预铸模导线层上，且通过这些开口电性连接预铸模导线层。第二封装胶体配置于介电层上，且包覆第一芯片。

基于上述，本发明的半导体封装结构的制作方法是使金属层连接介电层，并利用第一封装胶体包覆图案化后的金属层(即图案化线路层)。因此，图案化线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑来提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过打线接合或覆晶接合等方式电性连接于预铸模导线层的过程中，图案化线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高导线或凸块与图案化线路层之间的接合精度及强度，并且确保芯片与图案化线路层之间的电性连接关系。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1F是本发明第一实施例的半导体封装结构的制作方法的剖面示意图；

图2A至图2C是本发明第二实施例的半导体封装结构的制作方法的剖面示意图；。

图3A至图3D是本发明第三实施例的半导体封装结构的制作方法的剖面示意图；

图4A至图4B是本发明第四实施例的半导体封装结构的制作方法的剖面示意图；

图5A至图5C是本发明第五实施例的半导体封装结构的制作方法的剖面 示意图。

附图标记：

100、100A～100D：半导体封装结构

102：预铸模导线层

110：封装基材

111：介电层

111a、111b：开口

112：金属层

112a：图案化线路层

112b：线路

120：第一封装胶体

130：第一芯片

131、161：主动表面

132、162：背表面

140：导线

141、142：凸块

150：第二封装胶体

160：第二芯片

具体实施方式

图1A至图1F是本发明第一实施例的半导体封装结构的制作方法的剖面示意图。首先，请参考图1A，提供封装基材110。封装基材110包括介电层111以及金属层112，其中金属层112与介电层111相连接。在本实施例中，介电层111的材质可以是聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)或碳酸脂(polycarbonate,PC)，或者是其他的可挠性材料。金属层112的材质可以是铜、铝、金、银、镍或前述金属的合金。

接着，请参考图1B，例如以光微影蚀刻技术图案化金属层112，以形成图案化线路层112a。在本实施例中，图案化线路层112a包括多个彼此分离的线路112b，而暴露出部分介电层111。接着，请参考图1C，形成第一封装胶 体120于介电层111上，并使第一封装胶体120填充于这些线路112b之间，以形成预铸模导线层102。在本实施例中，由于图案化线路层112a与介电层111相连接，且被第一封装胶体120所包覆，因此图案化线路层112a的厚度可大幅缩减，并藉由介电层111与第一封装胶体120的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。另一方面，各个线路112b远离介电层111的表面可暴露于第一封装胶体120。如图1C所示，各个线路112b的厚度例如是与第一封装胶体120的厚度相等。

接着，请参考图1D，例如以曝光显影、镭射或机械钻孔等方式移除部分介电层111，以形成多个开口111a，进而暴露出部分预铸模导线层102。具体而言，这些开口111a可暴露出部分图案化线路层112a。接着，请参考图1E，使第一芯片130以背表面132配置于介电层111上。接着，使多条导线140通过这些开口111a而电性连接第一芯片130的主动表面131与预铸模导线层102。换言之，本实施例可采用打线接合的方式，使第一芯片130与暴露于这些开口111a的图案化线路层112a电性连接。在使第一芯片130通过这些导线140电性连接预铸模导线层102的过程中，图案化线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，故能提高导线140与图案化线路层112a之间的接合精度及强度，并且确保第一芯片130与图案化线路层112a之间的电性连接关系。

之后，请参考图1F，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆第一芯片130，并填满这些开口111a。至此，本实施例的半导体封装结构100的制作已大致完成。

以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

图2A至图2C是本发明第二实施例的半导体封装结构的制作方法的剖面示意图。需说明的是，本实施例的半导体封装结构100A(显示于图2C)的部分制作步骤大致与图1A至图1C所示的制作步骤相同或相似，于此不再重复赘述。首先，请参考图2A，在如图1C所示的形成预铸模导线层102之后，例 如以曝光显影、镭射或机械钻孔等方式移除部分介电层111，以形成多个开口111a，进而暴露出部分预铸模导线层102。具体而言，这些开口111a可暴露出部分图案化线路层112a。

接着，请参考图2B，使第一芯片130以主动表面131配置于介电层111上。接着，使主动表面131藉由多个凸块141分别通过这些开口111a而覆晶接合于预铸模导线层102。在本实施例中，使第一芯片130通过这些开口111a电性连接于预铸模导线层102可包括以下步骤：首先，例如以涂布或植球等方式形成多个凸块141于第一芯片130的主动表面131上，其中凸块141的材质可为焊锡。接着，使第一芯片130的主动表面131朝向介电层111，并使主动表面131上的这些凸块141分别对准这些开口111a。接着，配置第一芯片130于介电层111上，以使这些凸块141分别容置于这些开口111a内，并与这些开口111a暴露出的这些线路112b相抵接。之后，回焊这些凸块141，以使第一芯片130接合于这些线路112b。在使第一芯片130通过这些凸块141电性连接于预铸模导线层102的过程中，图案化线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，故能提高凸块141与图案化线路层112a之间的接合精度及强度，并且确保第一芯片130与图案化线路层112a之间的电性连接关系。

在另一实施例中，使第一芯片130通过这些开口111a电性连接于预铸模导线层102可包括以下步骤：首先，例如以涂布或植球等方式形成多个凸块141于这些开口111a中的线路112b上。接着，使第一芯片130的主动表面131朝向介电层111，并使主动表面131上的焊垫(未显示)分别与这些凸块141相抵接。之后，回焊这些凸块141，以使第一芯片130接合于这些线路112b。

之后，请参考图2C，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆第一芯片130。至此，本实施例的半导体封装结构100A的制作已大致完成。由于第一芯片130与图案化线路层112a分别位于介电层111的相对两侧，且第一芯片130可利用容置于介电层111的这些开口111a内的这些凸块141与图案化线路层112a电性连接，因此有助于缩减半导体封装结构100A的整体厚度，以符合薄型化的发展需求。

图3A至图3D是本发明第三实施例的半导体封装结构的制作方法的剖面示意图。需说明的是，本实施例的半导体封装结构100B(显示于图3D)的部分 制作步骤大致与图1A至图1C所示的制作步骤相同或相似，于此不再重复赘述。首先，请参考图3A，在如图1C所示的形成预铸模导线层102之后，例如以曝光显影、镭射或机械钻孔等方式移除部分介电层111，以形成多个开口111a与开口111b，进而暴露出部分预铸模导线层102。具体而言，这些开口111a与开口111b可暴露出部分图案化线路层112a，其中开口111b的截面积例如是大于开口111a的截面积，可用以容纳第一芯片130。

接着，请参考图3B，使第一芯片130以主动表面131配置于预铸模导线层102上，并且位于开口111b内。在本实施例中，第一芯片130例如是以多个凸块141覆晶接合于预铸模导线层102。接着，请参考图3C，使第二芯片160以背表面162配置于介电层111上。第二芯片160位于第一芯片130的上方，且第二芯片160的背表面162与第一芯片130的背表面132相对。接着，使多条导线140通过这些开口111a而电性接合第二芯片160之主动表面161与预铸模导线层102。换言之，本实施例可采用打线接合的方式，以使第二芯片160与暴露于这些开口111a的图案化线路层112a电性连接。

在使第一芯片130通过这些凸块141电性连接预铸模导线层102以及使第二芯片160通过这些导线140电性连接预铸模导线层102的过程中，由于图案化线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，因此导线140及凸块141与图案化线路层112a之间的接合精度及强度皆能提高，并且确保第一芯片130与图案化线路层112a之间的电性连接关系以及第二芯片160与图案化线路层112a之间的电性连接关系。

之后，请参考图3D，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆第一芯片130与第二芯片160，并填满这些开口111a与开口111b。至此，本实施例的半导体封装结构100B的制作已大致完成。由于第一芯片130埋设于介电层111的开口111b内，并藉由介电层111使第二芯片160叠置于第一芯片130的上方，因此能有效控制半导体封装结构100B(即多芯片封装结构)的整体厚度，以符合薄型化的发展需求。

图4A至图4B是本发明第四实施例的半导体封装结构的制作方法的剖面示意图。本实施例的半导体封装结构100C(显示于图4B)的部分制作步骤大致与第三实施例的半导体封装结构100B制作步骤相同或相似，于此不再重复赘述。首先，请参考图4A，在如图3B所示的使第一芯片130容置于开口111b 内，并通过凸块141覆晶接合于预铸模导线层102之后，使第二芯片160以主动表面161配置于介电层111上。第二芯片160位于第一芯片130的上方，且第二芯片160的主动表面161与第一芯片130的背表面132相对。接着，使主动表面161藉由多个凸块142分别通过这些开口111a而覆晶接合于预铸模导线层102。

在使第一芯片130通过凸块141电性连接预铸模导线层102以及使第二芯片160通过凸块142电性连接预铸模导线层102的过程中，由于图案化线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，因此凸块141及凸块142与图案化线路层112a之间的接合精度及强度皆能提高，并且确保第一芯片130与图案化线路层112a之间的电性连接关系以及第二芯片160与图案化线路层112a之间的电性连接关系。

之后，请参考图4B，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆第一芯片130与第二芯片160，并填满这些开口111a与开口111b。至此，本实施例的半导体封装结构100C的制作已大致完成。由于第一芯片130埋设于介电层111的开口111b内，并藉由介电层111使第二芯片160叠置于第一芯片130的上方，因此能有效控制半导体封装结构100C(即多芯片封装结构)的整体厚度，以符合薄型化的发展需求。

图5A至图5C是本发明第五实施例的半导体封装结构的制作方法的剖面示意图。需说明的是，本实施例的半导体封装结构100D(显示于图5C)的部分制作步骤大致与图1A至图1C所示的制作步骤相同或相似，于此不再重复赘述。首先，请参考图5A，在如图1C所示的形成预铸模导线层102之后，例如以曝光显影、镭射或机械钻孔等方式移除部分介电层111，以形成多个开口111a与开口111b，进而暴露出部分预铸模导线层102。具体而言，这些开口111a与开口111b可暴露出部分图案化线路层112a，其中开口111b的截面积例如是大于开口111a的截面积，可用以容纳第一芯片130(显示于图5B)。

接着，请参考图5B，使第一芯片130以背表面132配置于预铸模导线层102上，并且位于开口111b内。接着，使多条导线140通过这些开口111a而电性接合第一芯片130之主动表面131与预铸模导线层102。换言之，本实施例可采用打线接合的方式，以使第一芯片130与暴露于这些开口111a的图案化线路层112a电性连接。在使第一芯片130通过这些导线140电性连接 预铸模导线层102的过程中，由于图案化线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，因此能提高导线140与图案化线路层112a之间的接合精度及强度，并且确保第一芯片130与图案化线路层112a之间的电性连接关系。

之后，请参考图5C，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆第一芯片130，并填满这些开口111a与开口111b。至此，本实施例的半导体封装结构100D的制作已大致完成。由于第一芯片130埋设于介电层111的开口111b内，因此有助于缩减半导体封装结构100D的整体厚度，以符合薄型化的发展需求。

综上所述，本发明的半导体封装结构的制作方法是使金属层连接介电层，并利用第一封装胶体包覆图案化后的金属层(即图案化线路层)。因此，图案化线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑来提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过介电层上的开口，并以打线接合或覆晶接合等方式电性连接于预铸模导线层的过程中，图案化线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高导线或凸块与图案化线路层之间的接合精度及强度，并且确保芯片与图案化线路层之间的电性连接关系。另一方面，以多芯片封装为例，由于其中一个芯片可埋设于介电层的开口内，并藉由介电层使另一芯片叠置于前述芯片的上方，因此能有效控制多芯片封装结构的整体厚度，以符合薄型化的发展需求。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。