超结功率器件的制作方法与流程

本发明实施例涉及半导体技术领域，尤其涉及一种超结功率器件的制作方法。

背景技术：

在现有技术中，通过减小半导体器件的导通电阻来减小功率损耗的方法，是半导体领域中常用方法。

然而，由于半导体器件的击穿电压与导通电阻之间成反比关系，因此，当导通电阻减小时，往往会对器件的击穿电压造成不利影响。为了解决这一问题，本领域引入了超结型功率器件，其包括位于器件有源区以下的交替的p型区和n型区。超结功率器件中交替的p型区和n型区在理想状态下处于电荷平衡状态，这些交替的p型区和n型区在反向电压条件下相互耗尽，能够为器件提供较好的耐击穿性能。

但是，由于在现有制作工艺中体区的制作会经过高温驱入的过程，这会使p型区和n型区在高温环境下发生互扩散，导致p型区和n型区间的电荷分布不均，从而降低了器件的耐击穿性能。

技术实现要素：

本发明实施例提供一种超结功率器件的制作方法，用以解决传统工艺中由于高温驱入过程，所导致的p型柱与n型外延层之间的电荷不平衡的问题。

本发明实施例提供的超结功率器件的制作方法，包括：

提供衬底，并在所述衬底的表面上生长外延层；

在所述外延层上制作第一p型柱和第二p型柱，所述第一p型柱和第二p型柱相离设置；

在所述第一p型柱和所述第二p型柱的表面上进行离子注入，以降低所述第一p型柱和所述第二p型柱表面上的离子浓度，所述离子注入的深度小于所述第一p型柱和第二p型柱的深度；

在所述第一p型柱和第二p型柱内制作源区，所述源区的深度大于所述离子注入的深度，小于所述第一p型柱和所述第二p型柱的深度；

制作器件的栅氧化层、栅极、介质层以及金属层。

本发明实施例，通过在制作形成第一p型柱和第二p型柱后，对第一p型柱和第二p型柱的表面区域进行离子注入，不但降低了第一p型柱和第二p型柱表面上的离子浓度，达到调节器件开启电压的目的，还省略了现有制作工艺中体区的制作工艺，避免了体区制作过程中，由于高温驱入造成的p型柱与n型外延层之间的电荷不平衡的问题，提高了器件的耐压性能，降低了器件的制作成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的超结功率器件的制作方法的流程示意图；

图2为本发明实施例中制作形成第一p型柱和第二p型柱后器件的结构示意图；

图3为本发明实施例中完成第一p型柱和第二p型柱表面上的离子注入后的器件结构示意图；

图4为本发明实施例中制作形成源区后的器件结构示意图；

图5为本发明实施例中步骤s105的执行步骤流程图；

图6为本发明实施例中制作形成栅氧化层、栅极、介质层以及金属层后的器件结构示意图。

附图标记：

10-衬底；20-外延层30-栅氧化层；

40-栅极；50-介质层；60-金属层；

21-第一p型柱；22-第二p型柱；23-注入区；

24-第一源区；25-第二源区；26-第三源区；

27-第四源区。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤的过程或结构的装置不必限于清楚地列出的那些结构或步骤而是可包括没有清楚地列出的或对于这些过程或装置固有的其它步骤或结构。

图1为本发明一实施例提供的超结功率器件的制作方法的流程示意图，如图1所示，本发明实施例提供的超结功率器件的制作方法，包括如下步骤：

步骤s101、提供衬底10，并在所述衬底10的表面上生长外延层20。

具体的，本实施例中提供的衬底10，优选为掺杂有n+离子的n型衬底。外延层20为掺杂有n-离子的n型外延层。本实施例中外延层的生长方法与现有技术类似在这里不再赘述。

步骤s102、在所述外延层20上制作第一p型柱21和第二p型柱22，所述第一p型柱21和第二p型柱22相离设置。

图2为本发明实施例中制作形成第一p型柱和第二p型柱后器件的结构示意图。具体的，图2所示结构的制作方法具体可以为：

首先，通过刻蚀工艺在外延层20上刻蚀第一沟槽和第二沟槽，其中，第一沟槽和第二沟槽的深度小于外延层20的深度。在形成第一沟槽和第二沟槽后，再通过外延工艺在第一沟槽内形成掺杂有p+离子的第一p型柱21，并在第二沟槽内形成掺杂有p+离子的第二p型柱22，最终形成如图2所示的结构。其中，本实施例中所采用的刻蚀工艺和外延工艺，均与现有技术中的相关工艺类似在这里不再赘述。

进一步的，为了缩小器件的体积，节省器件的制作成本，本实施例中优选将第一p型柱21和第二p型柱22之间的距离设置为传统工艺中p型柱之间距离的0.5倍，将第一p型柱21和第二p型柱22的宽度设置为传统工艺中p型柱宽度的1.2倍左右。比如传统工艺中p型柱之间的距离为6微米，则实施例中将第一p型柱21和第二p型柱22之间的距离设置为3微米。传统工艺中p型柱的宽度为5微米，则将第一p型柱21和第二p型柱22的宽度设置为6-7微米。

步骤s103、在所述第一p型柱21和所述第二p型柱22的表面上进行离子注入，形成注入区23，以降低所述第一p型柱21和所述第二p型柱22表面上的离子浓度，所述离子注入的深度小于所述第一p型柱21和第二p型柱22的深度。

图3为本发明实施例中完成第一p型柱和第二p型柱表面上的离子注入后的器件结构示意图。具体的，图3所示的可以通过自对准注入工艺在第一p型柱21和第二p型柱22的表面上进行离子注入，其中，注入的离子优选为p-离子，所述p-离子的注入剂量优选为1×10¹⁴～8×10¹⁴，注入能量优选为50kev。

本实施例中，所采用的自对准注入工艺与现有技术类似，在这里不再赘述。

步骤s104、在所述第一p型柱21和第二p型柱22内制作源区，所述源区的深度大于所述离子注入的深度，小于所述第一p型柱和所述第二p型柱的深度。

图4为本发明实施例中制作形成源区后的器件结构示意图。如图4所示，本实施例中，第一p型柱21内和第二p型柱22内分别包含两个源区，其中，第一p型柱21内形成的源区为第一源区24和第二源区25，第二p型柱内形成的源区分别为第三源区26和第四源区27。其中，第一源区24和第二源区30相离设置，第一源区24和第二源区25的深度大于注入区23的深度，小于所述第一p型柱21的深度。第三源区26和第四源区27相离设置，第三源区26和第四源区27的深度大于注入区23的深度，小于第二p型柱22的深度。

进一步的，本实施例中，第一源区24、第二源区25、第三源区26和第四源区27，均可以通过自对准注入工艺制作形成。自对准注入的离子为n+离子。

本实施例中所采用的自对准工艺与现有技术类似，在这里不再赘述。

步骤s105、制作器件的栅氧化层30、栅极40、介质层50以及金属层60。

图5为本发明实施例中步骤s105的执行步骤流程图。图6为本发明实施例中制作形成栅氧化层、栅极、介质层以及金属层后的器件结构示意图。如图5所示，本实施例中步骤s105的执行步骤包括：

步骤s1051、在所述器件的表面上依次生长所述栅氧化层30和多晶硅层。

本步骤的执行方式与现有技术类似在这里不再赘述。

步骤s1052、通过光刻工艺对所述多晶硅层进行刻蚀，形成所述器件的栅极40。

具体的，首先在光刻胶的遮掩下对位于第一p型柱21和第二p型柱22表面上的部分区域的多晶硅层进行刻蚀，在将所述区域上的多晶硅层完全刻蚀掉后，去除光刻胶，形成栅极40。

步骤s1053、在所述器件的表面上生长所述介质层50，并通过刻蚀工艺对所述介质层50和所述栅氧化层30进行刻蚀，形成位于所述第一p型柱21表面上方的第一接触孔和位于所述第二p型柱22表面上方的第二接触孔。

本步骤制作第一接触孔和第二接触孔的工艺与现有技术类似，在这里不再赘述。

步骤s1054、在所述器件的表面上淀积金属，形成所述金属层60。

本步骤中，可以采用现有技术中金属层的制作方法对金属层60进行制作，在这里不再赘述。

本实施例，通过在制作形成第一p型柱和第二p型柱后，对第一p型柱和第二p型柱的表面区域进行离子注入，不但降低了第一p型柱和第二p型柱表面上的离子浓度，达到调节器件开启电压的目的，还省略了现有制作工艺中体区的制作工艺，避免了体区制作过程中，由于高温驱入造成的p型柱与n型外延层之间的电荷不平衡的问题，提高了器件的耐压性能，降低了器件的制作成本。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。