封装结构及其封装方法与流程

本发明涉及半导体领域，尤其涉及一种封装结构及其封装方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。相应的，对集成电路的封装要求也日益提高，在多芯片组件(multichip-module，mcm)x、y平面内的二维封装的基础上，沿z方向堆叠的3d封装技术得到了充分发展，且所述3d封装技术具有更高密度。

三维集成电路(3dic：three-dimensionalintegratedcircuit)是利用先进的芯片堆叠技术制备而成，将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快，从而满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间连接方法的不同，使堆叠的芯片能互连的技术分为金属引线封装(wirebonding)、倒装芯片封装(waferbonding)以及穿透硅通孔封装(throughsiliconvia，tsv)。其中，由于tsv封装技术具有能够使芯片在三维方向堆叠的密度增大、芯片之间的互连线缩短、外形尺寸减小，并且可以大大改善芯片速度和低功耗的性能，成为了三维集成电路中堆叠芯片实现互连的最常用的方法。

但是，现有封装技术的工艺有待简化。

技术实现要素：

本发明解决的问题是提供一种封装结构及其封装方法，简化现有封装技术的工艺。

为解决上述问题，本发明提供一种封装结构，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和第二介质层，所述导电插塞位于所述第零导电层一侧，且所述导电插塞与所述第零导电层和所述载体顶层导电层相连接。

本发明还提供一种封装方法，包括：提供载体半导体结构，所述载体半导体结构包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；提供顶部半导体结构，包括顶部衬底，所述顶部衬底包括正面以及与所述正面相对的背面，所述半导体结构还包括位于所述顶部衬底正面上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层；将所述顶部半导体结构倒置于所述载体半导体结构上，对所述顶部半导体结构和载体半导体结构进行键合工艺，其中，所述第零导电层与所述载体顶层导电层的位置相对应；沿所述顶部衬底的背面向正面依次刻蚀所述顶部衬底、第一介质层和第二介质层，在所述第零导电层一侧形成导电通孔，所述导电通孔露出所述第零导电层和载体顶层导电层；形成填充满所述导电通孔的导电插塞。

与现有技术相比，本发明的技术方案具有以下优点：

本发明所述的封装结构，可以通过位于所述第零导电层一侧的导电插塞，实现所述顶部半导体结构和载体半导体结构的电连接，相比分别通过与第零导电层和载体顶层导电层电连接的两个导电插塞、以及连接所述导电插塞的连接导电层的方案，所述封装技术更简单，且所述封装结构具有较高的器件集成度。

本发明提供的封装方法，通过在第零导电层一侧形成导电通孔，所述导电通孔露出所述第零导电层和载体顶层导电层，在所述导电通孔中形成导电插塞后，所述导电插塞不仅与所述第零导电层相接触，还与所述载体顶层导电层相接触；从而可以通过同一个导电插塞实现所述第零导电层和载体顶层导电层的电连接；由于所述第零导电层用于实现所述顶部半导体结构内的电连接，所述载体顶层导电层用于实现所述载体半导体结构内的电连接，进而可以通过同一个导电插塞，实现封装后的顶部半导体结构和载体半导体之间的互连。相比分别形成与所述第零导电层和载体顶层导电层电连接的两个导电插塞，并再形成连接所述两个导电插塞的连接导电层的方案，本发明所述封装方法简化了封装技术的工艺。

可选方案中，通过同一个导电插塞实现所述顶部半导体结构和载体半导体结构的互连，更能提高器件的集成度。

可选方案中，在形成所述导电通孔时，可以采用同一道刻蚀工艺刻蚀所述第一介质层和第二介质层，从而可以简化工艺制程。

附图说明

图1是一种封装结构的结构示意图；

图2是本发明封装结构一实施例的结构示意图；

图3是本发明封装结构另一实施例的结构示意图；

图4至图14是本发明封装方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有封装技术的工艺有待简化。结合封装结构的结构示意图分析其原因：

参考图1，图1是一种封装结构的结构示意图。所述封装结构包括载体半导体结构(未标示)，以及倒置键合于所述载体半导体结构上的顶部半导体结构(未标示)。

所述载体半导体结构包括载体衬底100、位于所述载体衬底100上方的载体介质层101、以及位于所述载体介质层101内的载体互连结构(未标示)，所述载体互连结构包括顶部被所述载体介质层101暴露出来的载体顶层导电层102。

所述顶部半导体结构包括顶部衬底110，位于所述顶部衬底110上的第一介质层113，位于所述第一介质层113上方的第零导电层115，以及覆盖所述第一介质层113和第零导电层115的第二介质层116。

所述封装结构还包括位于所述顶部半导体结构和载体半导体结构之间的粘合层108，所述粘合层108用于实现所述顶部半导体结构和载体半导体结构的键合，提高键合强度。

其中，为了实现所述顶部半导体结构和载体半导体结构的互连封装，所述封装结构还包括第一导电插塞121和第二导电插塞122。具体地，所述第一导电插塞121贯穿所述顶部衬底110和第一介质层113并和所述第零导电层115相接触，以实现与所述半导体结构的电连接；所述第二导电插塞122贯穿所述顶部衬底110、第一介质层113、第二介质层116和粘合层108并和所述载体顶层导电层102相接触，以实现与所述载体半导体结构的电连接。然后再通过连接导电层123电连接所述第一导电插塞121和第二导电插塞122，最终实现所述半导体结构和载体半导体结构之间的互连。

但是所述第一导电插塞121和第二导电插塞122的深度不同，需通过两步工艺形成，此外，还需另一工艺步骤形成所述连接导电层123，因此，现有封装技术的工艺较为复杂，且掩膜版成本较高。

为了解决所述技术问题，本发明提供一种封装结构，包括：载体半导体结构，包括载体衬底、位于所述载体衬底上方的载体介质层，以及位于所述载体介质层内的载体互连结构，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层；顶部半导体结构，倒置键合于所述载体半导体结构上，包括顶部衬底、位于所述顶部衬底上的第一介质层、位于所述第一介质层上方的第零导电层，以及覆盖所述第一介质层和所述第零导电层的第二介质层，其中，所述第零导电层与所述载体顶层导电层的位置相对应；导电插塞，贯穿所述顶部衬底、第一介质层和第二介质层，所述导电插塞位于所述第零导电层一侧，且所述导电插塞与所述第零导电层和所述载体顶层导电层相连接。

本发明所述的封装结构，可以通过位于所述第零导电层一侧的导电插塞，实现所述顶部半导体结构和载体半导体结构的电连接，相比分别通过与第零导电层和载体顶层导电层电连接的两个导电插塞、以及连接所述导电插塞的连接导电层的方案，所述封装技术更简单，且所述封装结构具有较高的器件集成度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明封装结构一实施例的结构示意图。

参考图2，本发明提供的封装结构包括：

载体半导体结构(未标示)，包括载体衬底501、位于所述载体衬底501上方的载体介质层(未标示)，以及位于所述载体介质层内的载体互连结构(未标示)，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层503；

顶部半导体结构(未标示)，倒置键合于所述载体半导体结构上，包括顶部衬底601、位于所述顶部衬底601上的第一介质层604、位于所述第一介质层604上方的第零导电层606，以及覆盖所述第一介质层604和所述第零导电层606的第二介质层607，其中，所述第零导电层606与所述载体顶层导电层503的位置相对应；

导电插塞670，贯穿所述顶部衬底601、第一介质层604和第二介质层607，所述导电插塞670位于所述第零导电层606一侧，且所述导电插塞670与所述第零导电层606和所述载体顶层导电层503相连接。

以下将结合附图对本发明提供的封装结构进行详细说明。

本实施例中，所述顶部衬底601的材料为硅。另一实施例中，所述顶部衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。在其他实施例中，所述顶部衬底还可以是由底层半导体层、绝缘材料层以及顶层半导体层构成的soi衬底。其中，所述底层半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述绝缘材料层的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述顶层半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

本实施例中，所述顶部半导体结构还包括：位于所述顶部衬底601上的栅极结构602，以及位于所述栅极结构602两侧顶部衬底601内的掺杂区603，其中，所述第一介质层604覆盖所述栅极结构602和掺杂区603，且所述第一介质层604顶部高于所述栅极结构602顶部；位于所述栅极结构602上方的第一介质层604内、且与所述栅极结构602顶部直接接触的第零导电插塞605，其中，所述第零导电插塞605与所述第零导电层606相连接；还包括位于所述第二介质层607内且与所述第零导电层606电连接的互连结构(未标示)，且所述互连结构包括顶部被所述第二介质层607暴露出的顶层导电层611。

所述栅极结构602包括栅介质层(图未示)以及位于栅介质层表面的栅电极层(图未示)，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述高k栅介质材料包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅电极层的材料为ti、ta、cu、al、w、ag和au中的一种或多种。所述栅介质层与栅电极层之间还能够形成有功函数层。

所述掺杂区603作为晶体管的源区(source)或漏区(drain)。当晶体管为pmos时，所述掺杂区603的掺杂离子为p型离子，例如为b、ga或in。当晶体管区为nmos时，所述掺杂区603的掺杂离子为n型离子，例如为p、as或sb。

本实施例中，所述顶部半导体结构还包括：位于所述栅极结构602侧壁的侧墙(未标示)。所述侧墙为单层结构，所述侧墙的材料为氮化硅。

在另一实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。在其他实施例中，所述侧墙为叠层结构。所述侧墙的材料为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的任意两种。

所述第一介质层604覆盖所述栅极结构602的顶部和侧壁。本实施例中，所述第一介质层604为单层结构，所述第一介质层604的材料为氧化硅。在另一实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅。在其他实施例中，所述第一介质层还可以为叠层结构。所述第一介质层的材料为氧化硅、氮化硅和氮氧化硅中的任意两种。

所述第零导电插塞605起到与所述第零导电层606和第二介质层607内互连结构电连接的作用。本实施例中，所述第零导电插塞605位于所述栅极结构602的顶部表面，且顶部与所述第一介质层604的顶部齐平。在其他实施例中，所述第零导电插塞还能够位于所述掺杂区表面。本实施例中，所述第零导电插塞605的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。

本实施例中，所述第零导电层606位于所述第一介质层604上且位于第零导电插塞605上方，且根据半导体结构的内部电路连接需求，所述第一介质层604上具有若干分立的第零导电层606。所述第零导电层606的材料为导电材料，例如为铜或铝。本实施例中，所述第零导电层606的材料为铜。

本实施例中，所述第零导电层606与所述载体顶层导电层503的位置相对应。也就是说，所述第零导电层606在所述载体衬底501上的投影，与所述载体顶层导电层503在所述载体衬底501上的投影相靠近或具有重合部分，从而可以使所述导电插塞670同时与所述第零导电层606和载体顶层导电层503相接触。

本实施例中，在垂直于所述顶部衬底601、且沿所述顶部衬底601层指向所述第二介质层607的方向上，所述互连结构包括分立的n(n≥2)层导电层，还包括位于第n-1层导电层(未标示)与第n层导电层之间的第n导电插塞(未标示)，其中，所述第n导电插塞将所述第n-1层导电层与所第n层导电层电连接，其中，所述第n层导电层即为顶部被所述第二介质层607暴露出的顶层导电层611。

所述第二介质层607包括至少一层子介质层，所述第二介质层607由至少一层子介质层堆叠而成，所述子介质层的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介质层607能够为一层子介质层的单层结构，也能够为包括2层、5层、7层或10层子介质层。

本实施例中，以所述互连结构包括分立的2层导电层为例，在沿所述顶部衬底601层指向所述第二介质层607的方向上，所述互连结构包括分立排列的第一导电层609以及第二导电层611，还包括位于所述第一导电层609与所述第二导电层611之间的第二导电插塞610，所述第二导电插塞610将所述第一导电层609与所述第二导电层611电连接，并且，还包括位于所述第一导电层609与所述第零导电层606之间的第一导电插塞608，所述第一导电插塞608将所述第零导电层606与所述第一导电层609电连接，其中，所述第二导电层611即为所述顶层导电层611。在其他实施例中，所述互连结构还能够仅包括一层导电层，所述互连结构包括所述顶层导电层、以及将所述顶层导电层和第零导电层电连接的第一导电插塞。

本实施例中，n能够为大于等于2的任一自然数，例如为5层导电层、7层导电层或10层导电层等，且根据导电层的层数确定相应导电插塞的数量。

本实施例中，所述载体介质层(未标示)包括位于所述载体衬底501上的载体第一介质层(未标示)，以及覆盖所述载体第一介质层的载体第二介质层502。所述载体第二介质层502暴露出所述载体顶层导电层503的顶部。

所述载体顶层导电层503的材料为导电材料，例如为铜或铝。本实施例中，所述载体顶层导电层503的材料为铝。

需要说明的是，有关所述载体半导体结构的具体描述可参考本实施例所述的顶部半导体结构的相应描述，在此不再赘述。

本实施例中，所述导电插塞670包括贯穿所述顶部衬底601和第一介质层604的第一插塞部671，以及贯穿所述第二介质层607的第二插塞部672，在平行于所述顶部衬底601的方向上，所述第二插塞部672的尺寸小于所述第一插塞部671的尺寸；所述第二插塞部672朝向所述第零导电层606的侧壁与所述第零导电层606相接触；所述第二插塞部672背向所述第零导电层606的侧壁与所述第一插塞部671的侧壁相连。

需要说明的是，为了避免对所述导电插塞670的导电性能造成不良影响，所述第二插塞部672顶部尺寸d1与所述第一插塞部671底部尺寸d2的比值不宜过小；另一方面，为了降低形成所述第二插塞部672的工艺难度，所述第二插塞部672顶部尺寸d1与所述第一插塞部671底部尺寸d2的比值不宜过大。为此，本实施例中，所述第二插塞部672顶部尺寸d1为所述第一插塞部671底部尺寸d2的1/3至2/3。

还需要说明的是，所述封装结构还包括：位于所述第二介质层607和载体第二介质层502之间的粘合层520。所述顶部半导体结构与所述载体半导体结构通过所述粘合层520实现键合，所述粘合层520可以提高键合强度。本实施例中，所述粘合层520的材料为氧化硅。在另一实施例中，所述粘合层的材料还可以为氮化硅。

还需要说明的是，所述封装结构还包括：位于所述导电插塞670与所述顶部衬底601、第一介质层604之间的刻蚀保护层640。所述刻蚀保护层640用于在形成所述导电插塞670的工艺过程中，保护所述顶部衬底601侧壁，避免形成所述导电插塞670的刻蚀工艺对所述顶部衬底601造成损伤。

需要说明的是，所述刻蚀保护层640的厚度不宜过厚，也不宜过薄。如果所述刻蚀保护层640的厚度过薄，在形成所述导电插塞670的工艺过程中，容易导致所述刻蚀保护层640被完全刻蚀消耗，从而难以起到保护所述顶部衬底601侧壁的作用；另一方面，如果所述刻蚀保护层640的厚度过厚，容易导致所述导电插塞670的形成空间过小，从而影响所述导电插塞670的形成质量。为此，本实施例中，所述刻蚀保护层640的厚度为至

本实施例中，所述刻蚀保护层640的材料为氧化硅。在另一实施例中，所述刻蚀保护层的材料还可以为氮化硅或氮氧化硅。

还需要说明的是，所述封装结构还包括：位于所述导电插塞670表面的钝化层680。所述钝化层680用于保护所述导电插塞670，防止所述导电插塞670因暴露在外而发生氧化。本实施例中，所述钝化层680的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或树脂类材料。

参考图3，示出了本发明封装结构另一实施例的结构示意图。

所述封装结构与上一实施例的不同之处仅在于：本实施例中，所述第零导电层806的材料为铝；所述导电插塞870包括贯穿所述顶部衬底801和第一介质层804的第三插塞部871，以及贯穿所述第二介质层807的第四插塞部872；所述第四插塞部872的侧壁与所述第三插塞部871的侧壁相连，所述第四插塞部872朝向所述第零导电层806的侧壁与所述第零导电层806相接触。

有关所述封装结构的具体描述可参考上一实施例所述的封装结构的相应描述，在此不再赘述。

本发明所述封装结构，可以通过位于所述第零导电层606(如图2所示)一侧的导电插塞670(如图2所示)，实现所述顶部半导体结构和载体半导体结构的电连接，相比分别通过与第零导电层和载体顶层导电层电连接的两个导电插塞、以及连接所述导电插塞的连接导电层的方案，本实施例所述封装技术更简单，且所述封装结构具有较高的器件集成度。

本发明还提供一种封装方法，图4至图14示出了本发明封装方法一实施例中各步骤对应的结构示意图。

参考图4，提供载体半导体结构，所述载体半导体结构包括载体衬底201、位于所述载体衬底201上方的载体介质层(未标示)，以及位于所述载体介质层内的载体互连结构(未标示)，所述载体互连结构包括顶部被所述载体介质层暴露出来的载体顶层导电层203。

所述载体顶层导电层203的材料为导电材料，例如为铜或铝。本实施例中，所述载体顶层导电层203的材料为铝。

本实施例中，所述载体介质层(未标示)包括位于所述载体衬底201上的载体第一介质层(未标示)，以及覆盖所述载体第一介质层的载体第二介质层202。所述载体第二介质层202暴露出所述载体顶层导电层203的顶部。

有关所述载体半导体结构的具体描述，可参考本实施例后续对顶部半导体结构的相应描述，在此不再赘述。

参考图5，提供顶部半导体结构(未标示)，包括顶部衬底301，所述顶部衬底301包括正面(未标示)以及与所述正面相对的背面(未标示)，所述半导体结构还包括位于所述顶部衬底301正面上的第一介质层304、位于所述第一介质层304上方的第零导电层306，以及覆盖所述第一介质层304和所述第零导电层306的第二介质层307。

本实施例中，所述顶部衬底301的材料为硅。在另一实施例中，所述顶部衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。。

在其他实施例中，所述顶部衬底还可以是由底层半导体层、绝缘材料层以及顶层半导体层构成的soi衬底。其中，所述底层半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述绝缘材料层的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述顶层半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

本实施例中，所述第一介质层304为单层结构，所述第一介质层304的材料为氧化硅。在另一实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅。在其他实施例中，所述第一介质层还可以为叠层结构。所述第一介质层的材料为氧化硅、氮化硅和氮氧化硅中的任意两种。

所述第零导电层306的材料为导电材料，例如为铜或铝。本实施例中，所述第零导电层306的材料为铜。

以下将结合附图对本实施例提供顶部半导体结构的步骤进行详细说明。

本实施例中，所述顶部半导体结构还包括：位于所述顶部衬底301正面的栅极结构302；位于所述栅极结构302两侧顶部衬底301内的掺杂区303。相应的，所述第一介质层304覆盖所述栅极结构302和掺杂区303，且所述第一介质层304顶部高于所述栅极结构302顶部。

所述栅极结构302包括栅介质层(图未示)以及位于栅介质层表面的栅电极层(图未示)，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述高k栅介质材料包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅电极层的材料为ti、ta、cu、al、w、ag或au中的一种或多种。所述栅介质层与栅电极层之间还能够形成有功函数层。

所述掺杂区303用于作为晶体管的源区(source)或漏区(drain)。当形成的晶体管为pmos时，所述掺杂区303的掺杂离子为p型离子，例如为b、ga或in。当形成的晶体管区为nmos时，所述掺杂区303的掺杂离子为n型离子，例如为p、as或sb。

需要说明的是，所述半导体结构还包括：位于所述栅极结构302侧壁上的侧墙(未标示)。

本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。在另一实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。在其他实施例中，所述侧墙为叠层结构。所述侧墙的材料为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的任意两种。

本实施例中，所述半导体结构还包括：位于所述栅极结构302上方的第一介质层304内、且与所述栅极结构302顶部直接接触的第零导电插塞305；还包括位于所述第二介质层307内且与所述第零导电层306电连接的互连结构(未标示)，且所述互连结构包括顶部被所述第二介质层307暴露出来的顶层导电层311。

本实施例中，所述第零导电插塞305与所述第零导电层306相连接，且所述第零导电插塞305起到与第二介质层307内互连结构电连接的作用，所述第零导电插塞305顶部与所述第一介质层304顶部齐平。

需要说明的是，本实施例中，所述第零导电插塞305位于所述栅极结构302的顶部。在其他实施例中，所述第零导电插塞还能够位于所述掺杂区的表面。

本实施例中，所述第零导电插塞305的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。

本实施例中，所述第零导电层306位于所述第一介质层304上且位于所述第一零导电插塞305上方，且根据半导体结构的内部电路连接需求，所述第一介质层304上具有若干分立的第零导电层306。

本实施例中，在垂直于所述顶部衬底301、且沿所述顶部衬底301层指向所述第二介质层307的方向上，所述互连结构包括分立的n(n≥2)层导电层，还包括位于第n-1层导电层(未标示)与第n层导电层之间的第n导电插塞(未标示)，其中，所述第n导电插塞将所述第n-1层导电层与所第n层导电层电连接，其中，所述第n层导电层即为顶部被所述第二介质层307暴露出的顶层导电层311。

所述第二介质层307包括至少一层子介质层，所述第二介质层307由至少一层子介质层堆叠而成，所述子介质层的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介质层307能够为一层子介质层的单层结构，也能够为包括2层、5层、7层或10层子介质层。

本实施例中，以所述互连结构包括分立的2层导电层为例，在沿所述顶部衬底301层指向所述第二介质层307的方向上，所述互连结构包括分立排列的第一导电层309以及第二导电层311，还包括位于所述第一导电层309与所述第二导电层311之间的第二导电插塞310，所述第二导电插塞310将所述第一导电层309与所述第二导电层311电连接，并且，还包括位于所述第一导电层309与所述第零导电层306之间的第一导电插塞308，所述第一导电插塞308将所述第零导电层306与所述第一导电层309电连接，其中，所述第二导电层311即为所述顶层导电层311。

在其他实施例中，所述互连结构还能够仅包括一层导电层，所述互连结构包括所述顶层导电层、以及将所述顶层导电层和第零导电层电连接的第一导电插塞。

本实施例中，n能够为大于等于2的任一自然数，例如为5层导电层、7层导电层或10层导电层等，且根据导电层的层数确定相应导电插塞的数量。

结合参考图6，需要说明的是，所述封装方法还包括：形成所述载体半导体结构后，在所述载体介质层(未标示)上形成第二粘合层220，所述第二粘合层220还覆盖所述载体顶层导电层203。

具体地，在所述载体介质层上形成第二粘合层220的步骤中，在所述载体第二介质层202上形成所述第二粘合层220。

所述载体半导体结构通过所述第二粘合层220实现与所述顶部半导体结构的键合，所述第二粘合层220可以提高键合强度。本实施例中，所述第二粘合层220的材料为氧化硅。在另一实施例中，所述第二粘合层的材料还可以为氮化硅。

结合参考图7，需要说明的是，所述封装方法还包括：提供所述顶部半导体结构后，在所述第二介质层307上形成第一粘合层320，所述第一粘合层320还覆盖所述顶层导电层311。

所述顶部半导体结构通过所述第一粘合层320实现与所述载体半导体结构的键合，所述第一粘合层320可以提高键合强度。本实施例中，所述第一粘合层320的材料为氧化硅。在另一实施例中，所述第一粘合层的材料还可以为氮化硅。

需要说明的是，本实施例中，先在所述载体半导体结构的载体介质层上形成第二粘合层220(如图6所示)，然后在所述顶部半导体结构的第二介质层307(如图7所示)上形成第一粘合层320(如图7所示)。在另一实施例中，还可以先在所述顶部半导体结构的第二介质上形成第一粘合层，再在所述载体半导体结构的载体介质层上形成第二粘合层。

参考图8，将所述顶部半导体结构倒置于所述载体半导体结构上，对所述顶部半导体结构和载体半导体结构进行键合工艺，其中，所述第零导电层306与所述载体顶层导电层203的位置相对应。

具体地，所述第零导电层306在所述载体衬底201上的投影，与所述载体顶层导电层203在所述载体衬底201上的投影相靠近或具有重合部分，从而可以在后续形成导电插塞时，使所述导电插塞同时与所述第零导电层306和载体顶层导电层203相接触。

需要说明的是，所述第二介质层307上形成有第一粘合层320，所述载体第二介质层202上形成有第二粘合层220。相应的，将所述顶部半导体结构倒置于所述载体半导体结构上的步骤中，使所述第一粘合层320与所述第二粘合层220相接触，以实现所述半导体结构和载体半导体结构的键合工艺。

本实施例中，所述键合工艺为融合键合工艺。将所述顶部半导体结构倒置于所述载体半导体结构上，使所述第一粘合层320与所述第二粘合层220相接触，最后使所述第一粘合层320与所述第二粘合层220相互扩散，并通过si-o键实现融合键合。

结合参考图9至图12，沿所述顶部衬底301的背面向正面依次刻蚀所述顶部衬底301、第一介质层304和第二介质层307，在所述第零导电层306一侧形成导电通孔460(如图12所示)，所述导电通孔460露出所述第零导电层306和载体顶层导电层203。

结合参考图9，需要说明的是，所述制造方法还包括：刻蚀所述顶部衬底301、第一介质层304和第二介质层307之前，在所述顶部衬底301背面(未标示)形成图形化的硬掩膜层430。

所述图形化的硬掩膜层430作为后续形成导电通孔460(如图12所示)的刻蚀工艺的刻蚀掩膜；此外，所述硬掩膜层430还可以保护所述顶部衬底301，避免所述顶部衬底301在后续的刻蚀工艺中受到损伤。

本实施例中，所述硬掩膜层430为叠层结构，包括第一硬掩膜层400以及位于所述第一硬掩膜层400上的第二硬掩膜层410。所述第一硬掩膜层400的材料为氧化铪；所述第二硬掩膜层410为氧化硅和氮化硅中的一种或多种。

其中，所述第一硬掩膜层400用于保护所述顶部衬底301，避免所述顶部衬底301在后续的刻蚀工艺中受到损伤，进而可以避免引起漏电的问题；所述第二硬掩膜层410用于保护所述第一硬掩膜层400，并起到刻蚀掩膜的作用。

以下将结合附图对本实施例所述的导电通孔460的形成步骤进行详细说明。

参考图10，沿所述顶部衬底301的背面向正面依次刻蚀所述顶部衬底301和第一介质层304，形成第一沟槽420，所述第一沟槽420暴露出部分第零导电层306以及与所述第零导电层306相接触的部分第二介质层307。

具体地，以所述图形化的硬掩膜层430为掩膜，刻蚀所述顶部衬底301和第一介质层304。

本实施例中，刻蚀形成所述第一沟槽420的工艺为等离子干法刻蚀工艺。具体地，形成所述第一沟槽420的步骤包括：先采用第一刻蚀工艺刻蚀所述顶部衬底301，再采用第二刻蚀工艺刻蚀所述第一介质层304。

具体地，刻蚀所述顶部衬底301的工艺步骤包括：刻蚀气体为cf4、chf3和cl2的混合气体，稀释气体为ar和he的混合气体；刻蚀所述第一介质层304的工艺步骤包括：刻蚀气体为c4f8或cf4以及o2，稀释气体为ar。

需要说明的是，为了使所述第一沟槽420的开口尺寸和形貌满足工艺需求，且能够暴露出与所述第零导电层306相接触的部分第二介质层307，此外，为了避免所述刻蚀工艺对所述第零导电层306造成损伤，所述刻蚀工艺参数需控制在合理范围内。

本实施例中，刻蚀所述顶部衬底301的工艺参数包括：刻蚀气体的气体流量为0sccm至500sccm，稀释气体的气体流量为0sccm至1000sccm，压强为0torr至1000torr，刻蚀时间为0s至500s；刻蚀所述第一介质层304的工艺参数包括：刻蚀气体的气体流量为0sccm至1000sccm，稀释气体的气体流量为0sccm至5000sccm，压强为0torr至1000torr，刻蚀时间为0s至500s。

本实施例中，为了使后续在所述第一沟槽420中形成的导电插塞完全与所述第零导电层306和载体顶层导电层203相接触，以提高电接触效果，所述第一沟槽420暴露出部分第零导电层306以及与所述第零导电层306相接触的部分第二介质层307。

需要说明的是，所述第一沟槽420暴露出的第零导电层306的尺寸l1与所述第一沟槽420底部尺寸l2的比值不宜过大，也不宜过小。如果所述比值过小，容易提高形成所述第一沟槽420的工艺难度；如果所述比值过大，容易导致后续沿所述第一沟槽420进行刻蚀，形成的第二沟槽的尺寸过小，从而对后续在所述第一沟槽420和第二沟槽中形成的导电插塞的形成质量造成不良影响。为此，本实施例中，所述第一沟槽420暴露出的第零导电层306的尺寸l1与所述第一沟槽420底部尺寸l2的比值为1/3至2/3。

在另一实施例中，所述第一沟槽暴露出第零导电层的侧壁，且所述第一沟槽的底部露出与所述第零导电层相接触的部分第二介质层。

参考图11，在所述第一沟槽420的侧壁上形成刻蚀保护层440。

所述刻蚀保护层440用于保护所述顶部衬底301侧壁，避免所述顶部衬底301在后续刻蚀工艺中受到损伤。

本实施例中，所述刻蚀保护层440的材料为氧化硅，形成所述刻蚀保护层440的工艺为化学气相沉积工艺。在另一实施例中，所述刻蚀保护层的材料还可以为氮化硅或氮氧化硅。

需要说明的是，在所述第一沟槽420的侧壁形成所述刻蚀保护层440的步骤中，所述刻蚀保护层440还覆盖所述第一沟槽420的底部和硬掩膜层430顶部。

还需要说明的是，所述刻蚀保护层440的厚度不宜过厚，也不宜过薄。如果所述刻蚀保护层440的厚度过薄，在后续刻蚀工艺中，容易导致所述刻蚀保护层440被完全刻蚀消耗，从而难以起到保护所述顶部衬底301侧壁的作用；另一方面，由于所述第一沟槽420为后续形成导电插塞提供空间位置，如果所述刻蚀保护层440的厚度过厚，容易导致后续在所述第一沟槽420中形成导电插塞时的空间过小，进而影响所述导电插塞的形成质量。为此，本实施例中，所述刻蚀保护层440的厚度为至

参考图12，沿所述第一沟槽420刻蚀所述第二介质层307，形成露出所述载体顶层导电层203的第二沟槽450，所述第二沟槽450与所述第一沟槽420相互贯通，构成导电通孔460。

具体地，以所述图形化的硬掩膜层430为掩膜，刻蚀所述第二介质层307。

本实施例中，所述第一沟槽420底部形成有刻蚀保护层440，相应的，形成所述导电通孔460的步骤中，还沿所述第一沟槽420刻蚀所述刻蚀保护层440。

需要说明的是，所述第二介质层307和载体第二介质层202之间形成有第一粘合层320和第二粘合层220。相应的，形成所述导电通孔460的步骤中，还刻蚀所述第一粘合层320与所述第二粘合层220。

还需要说明的是，所述第一介质层304的材料为氧化硅，所述第二介质层307的材料为氧化硅，所述刻蚀保护层440的材料为氧化硅，所述第一粘合层320和第二粘合层220的材料为氧化硅，因此，可以通过同一步刻蚀工艺形成所述第二沟槽450。

本实施例中，刻蚀形成所述第二沟槽450的工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的工艺步骤包括：刻蚀气体为c4f8、cf4和o2的混合气体，稀释气体为ar。

需要说明的是，为了使所述第二沟槽450的开口尺寸以及形貌满足工艺需求，且能够暴露出所述载体顶层导电层203，此外，为了避免所述刻蚀工艺对所述第零导电层306和载体顶层导电层203造成损伤，所述刻蚀工艺参数需控制在合理范围内。本实施例中，刻蚀所述刻蚀保护层440、第二介质层307、第一粘合层320和第二粘合层220的工艺参数包括：刻蚀气体的气体流量为0sccm至1000sccm，稀释气体的气体流量为0sccm至5000sccm，压强为0torr至1000torr，刻蚀时间为0s至500s。

需要说明的是，本实施例中，所述第零导电层306的材料为铜，所述第一沟槽420(如图10所示)暴露出部分第零导电层306以及与所述第零导电层306相接触的部分第二介质层307。相应的，形成所述第二沟槽450后，所述第一沟槽420暴露出所述第零导电层306的顶部和侧壁。

在另一实施例中，所述第零导电层的材料为铝，其中，形成所述第二沟槽的刻蚀工艺中，对所述第二介质层的刻蚀速率与铝的刻蚀速率相近，铝容易被刻蚀去除。相应的，形成所述导电通孔的步骤包括：沿所述顶部衬底的背面向正面依次刻蚀所述顶部衬底和第一介质层，形成第三沟槽，所述第三沟槽露出第零导电层的侧壁，且所述第三沟槽的底部露出与所述第零导电层相接触的部分第二介质层；在所述第三沟槽的侧壁上形成刻蚀保护层；沿所述第三沟槽刻蚀所述第二介质层，形成露出所述载体顶层导电层的第四沟槽，所述第四沟槽与所述第三沟槽相互贯通，构成导电通孔。

参考图13，形成填充满所述导电通孔460(如图12所示)的导电插塞470。

具体地，形成所述导电插塞470的步骤包括：在所述导电通孔460内填充导电材料层，所述导电材料层的顶部高于所述刻蚀保护层440顶部；对所述导电材料层进行平坦化工艺，在所述导电通孔460内形成导电插塞470，且沿平行于所述顶部衬底301的方向上，任一导电插塞470间相互隔离。

本实施例中，对所述导电材料层进行平坦化工艺的步骤中，还去除高于所述顶部衬底301背面的刻蚀保护层440和硬掩膜层430(如图13所示)，所述导电插塞470顶部与顶部衬底301背面齐平。在其他实施例中，形成所述导电插塞后，还可以保留所述顶部衬底背面的刻蚀保护层和硬掩膜层。

本实施例中，所述导电插塞470的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。

需要说明的是，本实施例中，形成所述第二沟槽450(如图12所示)后，所述第一沟槽420(如图12所示)暴露出所述第零导电层306的顶部和侧壁。相应的，所述导电插塞470与所述第零导电层306的顶部和侧壁均相接触。

在另一实施例中，形成所述第二沟槽后，所述第一沟槽仅暴露出所述第零导电层侧壁。相应的，所述导电插塞仅与所述第零导电层的侧壁相接触。

结合参考图14，需要说明的是，形成所述导电插塞470后，所述封装方法还包括：形成覆盖所述导电插塞470的钝化层480。

所述钝化层480用于保护所述导电插塞470，防止所述导电插塞470因暴露在外而发生氧化。本实施例中，所述钝化层480的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或树脂类材料。

本实施例中，所述顶部半导体结构和载体半导体结构完成键合工艺后，通过在第零导电层306(如图14所示)一侧形成导电通孔460(如图12所示)，所述导电通孔露出所述第零导电层306和载体顶层导电层203(如图14所示)，在所述导电通孔460中形成导电插塞470(如图14所示)后，所述导电插塞470不仅与所述第零导电层306相接触，还与所述载体顶层导电层203相接触，从而可以通过同一个导电插塞470实现所述第零导电层306和载体顶层导电层203的电连接；由于所述第零导电层306用于实现所述顶部半导体结构内的电连接，所述载体顶层导电层203用于实现所述载体半导体结构内的电连接，进而可以通过同一个导电插塞470，实现封装后的顶部半导体结构和载体半导体之间的互连。相比分别形成与所述第零导电层和载体顶层导电层电连接的两个导电插塞，并再形成连接所述两个导电插塞的连接导电层的方案，本实施例所述的封装方法简化了封装工艺。

此外，本实施例所述的封装方法可以通过同一个导电插塞470实现所述顶部半导体结构和载体半导体结构的互连，相比通过两个相互电连接的导电插塞分别与第零导电层和载体顶层导电层进行电连接，更能提高器件的集成度。

此外，本实施例中，通过一道光刻工艺就可以形成所述导电通孔460(如图13所示)，相比分别形成与所述第零导电层和载体顶层导电层电连接的导电插塞并再形成连接所述导电插塞的连接导电层的方案，减小了掩膜版的数量，从而节省了封装成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。