晶片型元件封装设计结构的制作方法

本实用新型属于半导体封装技术领域，具体涉及一种晶片型元件封装设计结构。

背景技术：

压敏电阻(Voltage Dependent Resistor，简称VDR)是一种具有非线性伏安特性的电阻器件，其作用是避免电子产品的元部件受到静电放电（Electro-Static Discharge，ESD）或突波（Surge）伤害。压敏电阻广泛应用于电子行业，如便携式电子产品、电源系统、安防系统和汽车电子系统等各种电子领域，具有广阔的前景。

然而若按照传统晶片型元件封装结构进行封装，如对大尺寸产品按照传统工艺封装，综合粉料配比、薄膜制程和后段封装各方面考虑，封装结构较为复杂，且封装工艺成本较高。

技术实现要素：

本实用新型的目的在于提供一种晶片型元件封装设计结构，以实现小封大工艺，其封装结构简单，生产方便，大幅降低了制造成本。

为了实现上述目的，本实用新型实施例提供的技术方案如下：

一种晶片型元件封装设计结构，所述结构包括：

基板，基板上设有收容空间；

晶片型元件，安装于基板上的收容空间内；

绝缘封装层，包括位于基板至少一侧的第一绝缘封装层和/或第二绝缘封装层；

导线层，包括位于绝缘封装层外侧的第一导线层和/或第二导线层；

线路端子，与所述导线层电性连接，包括与第一导线层电性连接的若干第一线路端子和/或与第二导线层电性连接的第二线路端子；

导电柱，电性连接于晶片型元件和导线层之间，包括电性连接于晶片型元件和第一导线层之间的第一导电柱和/或电性连接于晶片型元件和第二导线层之间的第二导电柱。

作为本实用新型的进一步改进，所述晶片型元件的上方和/或下方设有电极层，所述电极层上包括若干引出电极，所述导电柱与所述引出电极电性连接。

作为本实用新型的进一步改进，所述绝缘封装层和导线层在位于晶片型元件的上方和/或下方设有若干对应的通孔，导电柱位于所述通孔内并与晶片型元件和导线层电性连接。

作为本实用新型的进一步改进，所述第一绝缘封装层和第一导线层上分别设有一一对应的第一通孔和第二通孔，第一导电柱通过第一通孔和第二通孔电性连接晶片型元件和第一导线层；所述第二绝缘封装层和第二导线层上分别设有一一对应的第三通孔和第四通孔，第二导电柱通过第三通孔和第四通孔电性连接晶片型元件和第二导线层。

作为本实用新型的进一步改进，所述第一线路端子与第一线路层电性连接且全部或部分设于第一线路层上，所述第二线路端子与第二线路层电性连接且全部或部分设于第二线路层上。

作为本实用新型的进一步改进，所述第一线路端子包括位于第一线路层上的第一线路端子主体部、位于第二线路层上的第一线路端子延伸部、以及电性连接第一线路端子主体部和第一线路端子延伸部的第一线路端子连接部；所述第二线路端子包括位于第二线路层上的第二线路端子主体部、位于第一线路层上的第二线路端子延伸部、以及电性连接第二线路端子主体部和第二线路端子延伸部的第二线路端子连接部。

作为本实用新型的进一步改进，所述第一线路端子连接部和/或第二线路端子连接部位于所述晶片型元件封装设计结构相对的两个侧面。

作为本实用新型的进一步改进，所述收容空间的形状与所述晶片型元件的形状相匹配设置。

作为本实用新型的进一步改进，所述晶片型元件的形状为圆形或矩形。

与现有技术相比，本实用新型具有以下有益效果：

晶片型元件封装设计结构通过在基底中嵌入压敏元件，再通过绝缘材料封装在基底内，并通过导线层和导电柱将外部线路端子与压敏元件导通，其结构简单，生产方便；

通过小封大工艺，节约了生产时间，节省了原料，大幅降低了工艺成本。

附图说明

图1是本实用新型一具体实施方式中晶片型元件封装设计结构的立体结构示意图；

图2是本实用新型一具体实施方式中晶片型元件封装设计结构的另一视角立体结构示意图；

图3是本实用新型一具体实施方式中晶片型元件封装设计结构的爆照结构示意图；

图4是本实用新型一具体实施方式中晶片型元件封装设计结构的另一视角爆照结构示意图。

具体实施方式

以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。

本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向（旋转90度或其他朝向），并相应地解释本文使用的与空间相关的描述语。

并且，应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构，但是这些被描述对象不应受到这些术语的限制。这些术语仅用于将这些描述对象彼此区分开。例如，第一绝缘封装层可以被称为第二绝缘封装层，并且类似地第二绝缘封装层也可以被称为第一绝缘封装层，这并不背离本实用新型的保护范围。

本实用新型公开了一种晶片型元件封装设计结构，该结构包括：

基板，基板上设有收容空间；

晶片型元件，安装于基板上的收容空间内；

绝缘封装层，包括位于基板至少一侧的第一绝缘封装层和/或第二绝缘封装层；

导线层，包括位于绝缘封装层外侧的第一导线层和/或第二导线层；

线路端子，与导线层电性连接，包括与第一导线层电性连接的若干第一线路端子和/或与第二导线层电性连接的第二线路端子；

导电柱，电性连接于晶片型元件和导线层之间，包括电性连接于晶片型元件和第一导线层之间的第一导电柱和/或电性连接于晶片型元件和第二导线层之间的第二导电柱。

以下结合附图对本实用新型一具体实施方式中的晶片型元件封装设计结构进行详细说明。在本实施方式中，晶片型元件以压敏元件为例进行说明，当然在其他实施方式中晶片型元件也可以为除压敏元件之外的其他晶片型元件。

参图1~图4所示，本实用新型一具体实施方式中的晶片型元件封装设计结构具体包括：

基板10，基板10上设有收容空间11；

压敏元件20，安装于基板上的收容空间11内；

绝缘封装层，包括位于基板10两侧的第一绝缘封装层31和第二绝缘封装层32；

导线层，包括位于第一绝缘封装层31上的第一导线层41和位于第二绝缘封装层32上的第二导线层42；

线路端子，与导线层电性连接，包括与第一导线层41电性连接的若干第一线路端子51和与第二导线层42电性连接的第二线路端子52；

导电柱，电性连接于压敏元件和导线层之间，包括电性连接于压敏元件20和第一导线层41之间的第一导电柱61和电性连接于压敏元件20和第二导线层42之间的第二导电柱62。

参图3、图4所示，本实施方式中基板10上设有一个矩形的收容空间11，压敏元件20的形状呈矩形，收容空间11的深度与压敏元件20的厚度大致相等，且收容空间11的横截面大小略大于压敏元件20的横截面大小，以保证压敏元件20能够封装于该收容空间内11。

在其他实施方式中，收容空间11的形状可以根据压敏元件20的形状进行设置，如当压敏元件20呈圆形时，对应的收容空间11也设置为圆形，且保证收容空间11的横截面略大于压敏元件。另外，收容空间11的数量根据压敏元件20的数量而定，本实施方式中以封装一个压敏元件为例进行说明，当需封装多个压敏元件时，对应地在基板上设置多个收容空间即可。

本实施方式中的压敏元件20上方和下方分别设有电极层，电极层上包括若干引出电极，通过引出电极能够实现与外部电信号的传递。

进一步地，参图4所示，为了保证压敏元件20封装后的稳固性，绝缘封装层还填充于基板收容空间内未被压敏元件占据的空间。填充基板上收容空间内未被压敏元件20占据的空间的部分可设置于第一绝缘封装层31上，也可以设置于第二绝缘封装层32上，或部分设于第一绝缘封装层上、部分设于第二绝缘封装层上，只需满足收容空间内未被压敏元件占据的全部空间填充绝缘封装材料即可。

本实施方式中绝缘封装层和导线层在位于压敏元件的上方和下方均设有若干对应的通孔，导电柱位于通孔内并与压敏元件和导线层电性连接。

具体地，参图3、图4所示，第一绝缘封装层31和第一导线层41上分别设有一一对应的第一通孔301和第二通孔401，第一导电柱61通过第一通孔301和第二通孔401电性连接压敏元件20和第一导线层41。压敏元件的上方设有若干引出电极（未图示），第一导电柱61与压敏元件20上方的引出电极电性连接，以传递电信号。

第二绝缘封装层32和第二导线层42上分别设有一一对应的第三通孔302和第四通孔402，第二导电柱62通过第三通孔302和第四通孔402电性连接压敏元件20和第二导线层42。压敏元件的下方设有若干引出电极（未图示），第二导电柱62与压敏元件20下方的引出电极电性连接，以传递电信号。

本实用新型中的第一线路端子51与第一线路层41电性连接且全部或部分设于第一线路层41上，第二线路端子52与第二线路层42电性连接且全部或部分设于第二线路层42上。

具体地，参图1~图4所示，本实施方式中的第一线路端子51包括位于第一线路层41上的第一线路端子主体部511、位于第二线路层42上的第一线路端子延伸部512、以及电性连接第一线路端子主体部511和第一线路端子延伸部512的第一线路端子连接部513；

第二线路端子52包括位于第二线路层42上的第二线路端子主体部521、位于第一线路层41上的第二线路端子延伸部522、以及电性连接第二线路端子主体部521和第二线路端子延伸部522的第二线路端子连接部523。

另外，第一线路端子主体部511与第一导电柱61电性连接，第一线路端子主体部511可接收压敏元件20上方引出电极的电信号，并通过第一线路端子延伸部512与第一线路端子连接部513进行信号传递。

第二线路端子主体部521与第二导电柱62电性连接，第二线路端子主体部521可接收压敏元件20下方引出电极的电信号，并通过第二线路端子延伸部522与第二线路端子连接部523进行信号传递。

上述实施方式中第一线路端子51的第一线路端子主体部511位于第一线路层41上，第一线路端子延伸部512位于第二线路层42上，第一线路端子连接部513位于第一线路层41和第二线路层42之间的侧部；第二线路端子52的第一线路端子主体部521位于第二线路层42上，第二线路端子延伸部522位于第一线路层41上，第二线路端子连接部523位于第一线路层41和第二线路层42之间的侧部。

应当理解的是，在其他实施方式中第一线路端子51和第二线路端子52也可以设置为其他结构，其可以分别设于第一线路层41和第二线路层42上，也可以同时设于第一线路层41或第二线路层42，第一线路端子51和第二线路端子52只需将通过导电柱与压敏元件电性连接即可，此处不再详细进行赘述。

结合图1~图4所示，本实用新型中晶片型元件封装设计结构的封装方法具体步骤如下：

1、将压敏元件20嵌入基板10的收容空间中；

2、将第一导线层41和第二导线层42、第一绝缘封装层31和第二绝缘封装层32与上述含有压敏元件20的基板10粘合；

3、形成第一导电柱61和第二导电柱62，并与内层压敏元件20的引出电极电性连接；

4、导通第一导线层41和第二导线层42；

5、在第一导线层41和第二导线层42上形成第一线路端子51和第二线路端子52；

6、将整板切割成单颗压敏元件封装体，并进行测试、包装等处理。

有以上技术方案可以看出，本实用新型具有以下有益效果：

晶片型元件封装设计结构通过在基底中嵌入压敏元件，再通过绝缘材料封装在基底内，并通过导线层和导电柱将外部线路端子与压敏元件导通，其结构简单，生产方便；

通过小封大工艺，节约了生产时间，节省了原料，大幅降低了工艺成本。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。