具有作为基底的半导体带的FinFET的制作方法

本发明实施例涉及具有作为基底的半导体带的finfet。
背景技术：
：集成电路(ic)材料和设计中的技术进步已生产出几代ic，其每一代ic都具有都比上一代ic具有更小且更复杂的电路。在ic的发展过程中，功能密度(例如，每一芯片面积上互连器件的数量)普遍增加，而其几何尺寸则在减小。该按比例缩小工艺一般通过提高生产效率和降低相关成本带来效益。这种按比例缩小还增加了加工和制造ic的复杂性，为实现这些优势，在ic加工和制造方面需要进行相似的发展。例如，已经引进鳍式场效应晶体管(finfet)来替代平面晶体管。finfet的结构及制造finfet的方法正在开发中。技术实现要素：根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底的上方形成第一硬掩模；蚀刻所述半导体衬底以形成凹槽，其中，半导体带位于两个相邻的所述凹槽之间；在所述半导体带的侧壁上形成第二硬掩模：在所述第二硬掩模上执行第一各向异性蚀刻以去除所述第二硬掩模的水平部分；使用所述第一硬掩模和所述第二硬掩模的垂直部分作为蚀刻掩模对所述半导体衬底执行第二各向异性蚀刻以使所述凹槽延伸为低于所述第二硬掩模的垂直部分的底端；去除所述第二硬掩模的垂直部分；在所述凹槽中形成隔离区；凹进所述隔离区，其中，位于所述隔离区之间的所述半导体带的部分突出为高于所述隔离区以形成半导体鳍；以及在所述半导体鳍的顶面和侧壁上形成栅极堆叠件以形成鳍式场效应晶体管(finfet)。根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：通过蚀刻半导体衬底以形成凹槽来形成半导体带，其中，所述凹槽位于所述半导体带的相对两侧上；在所述半导体带的侧壁上形成硬掩模层；对所述硬掩模层执行第一蚀刻以去除所述硬掩模层的水平部分，保留所述硬掩模层的垂直部分；将所述硬掩模层的垂直部分作为蚀刻掩模的部分对所述半导体衬底执行第二蚀刻以使所述凹槽延伸为低于所述硬掩模层的垂直部分的底端；去除所述硬掩模层的垂直部分；在所述凹槽中形成隔离区；凹进所述隔离区，其中，位于所述隔离区之间的所述半导体带的部分突出为高于所述隔离区以形成半导体鳍；以及在所述半导体鳍的顶面和侧壁上形成栅极堆叠件以形成鳍式场效应晶体管(finfet)，其中，所述鳍式场效应晶体管为单鳍鳍式场效应晶体管。根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底，包括：主体部；半导体带基底，位于所述主体部上方并接合至所述主体部；和半导体带，位于所述半导体带基底上方并接合至所述半导体带基底，所述半导体带窄于所述半导体带基底；半导体鳍，位于所述半导体带的上方并接合至所述半导体带；和隔离区，延伸至所述半导体衬底内，所述隔离区包括：第一底面，与所述半导体带基底的第一顶面接触；和第二底面，与所述半导体衬底的所述主体部的顶面接触，其中，所述第二底面低于所述第一底面。附图说明结合附图阅读以下详细说明，可更好地理解本发明的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为论述清除，各部件的尺寸可任意增加或减少。图1至图12是根据一些实施例的鳍式场效应晶体管(finfet)形成的中间阶段的透视图和截面图。图13至16示出了根据一些实施例的finfet的截面图。图17示出了根据一些实施例的形成finfet的工艺流程。具体实施方式以下公开提供了许多不同的实施例或实例，用于实现本发明的不同特征。下文描述了组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下说明书中的第二部件上或上方的第一部件的形成可包括第一部件和第二部件以直接接触的方式形成的实施例，还可包括在第一部件和第二部件之间形成附加部件、使第一部件和第二部件不可直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。此重复是为了简化和清楚的目的，且本身并不决定所讨论的各种实施例和/或配置之间的关系。此外，为了便于描述，本文使用空间相对术语，例如“下面的”、“下面”、“下方”、“在…上面”、“上部”等来描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关叙词可做相应解释。根据各种示例性实施例提供鳍式场效应晶体管(finfet)及其制造方法。示出了形成finfet的中间阶段。也会进行讨论实施例的变形方案。在各附图和说明性实施例中，相同的参考标号用于代表相同的元件。图1至图12是根据一些实施例示出finfet形成的中间阶段的透视图和截面图。图1至图12所示出的步骤也在图17所示的工艺流程400中示意性示出。在随后讨论中，参考图17中的工艺步骤讨论图1至图12所示的工艺步骤。图1示出了衬底20(其为晶圆的一部分)的透视图。衬底20为半导体衬底，例如硅衬底、碳化硅衬底、绝缘体上硅衬底，或由其他半导体材料形成的衬底。衬底20还可包含其他半导体材料，例如，iii-v族化合物半导体材料。衬底20可轻掺杂有p型或n型杂质。衬垫氧化物22和硬掩模24在半导体衬底20的上方形成。根据本发明的一些实施例，衬垫氧化物22由二氧化硅形成，其可通过氧化半导体衬底20的表面层形成。硬掩模24可能由氮化硅、氮氧化硅、碳化硅、碳氮化硅或类似材料形成。接下来，如图2所示，硬掩模24、衬垫氧化物22、和衬底20经图案化形成沟槽26。因此，形成半导体带128和228。沟槽26延伸至半导体衬底20内，且在纵向方向上相互平行。根据本发明的一些实施例，沟槽26的深度d1介于约80nm到约130nm之间。应了解，本说明书上下文所列举的值仅为实例，并且在不改变本发明的原则的情况下，也可采用不同的值。衬底20包含处于两器件区的部分，即多鳍器件区100和单鳍器件区200。半导体带128和228分别在区100和200中形成。在多鳍器件区100中，将形成位于多个半导体鳍上的finfet。在单鳍器件区200中，将形成仅包含单个半导体鳍的finfet。在本文的上下文中，在多鳍器件区100中示出两个鳍作为实例，且可在多鳍器件区100中形成多个鳍。参照图3a，分别在多鳍器件区100和单鳍器件区200中形成掩模层130和230。硬掩模层130和230在相同的沉积工艺中同时地形成，且形成在半导体带128和228的顶面和侧壁上。此外，硬掩模层130和230在沟槽26中的半导体衬底的顶面上延伸。沉积方法选择为使得所产生的硬掩模层130和230基本上为共形的，其垂直部分的厚度t1等于或大体上等于水平部分的厚度t2。例如，厚度t1可在厚度t2的约80％到100％之间。根据本发明的一些实施例，沉积方法包含原子层沉积(ald)、低压化学汽相沉积(lpcvd)等。硬掩模层130和230可由氧化铝(al2o3)、氮化硅、氧化硅等组成。硬掩模层130包含两个位于半导体带128之间的垂直部分，每一个垂直部分位于其中一个半导体带128的侧壁上。硬掩模层130的两邻近垂直部分，虽然看起来利用它们之间的缝隙接合在一起，但实际上未接合。图3b示出了多鳍器件区100和单鳍器件区200的结构的截面图，其示出了硬掩模层130的两邻近垂直部分之间的间隙129。间隙129具有高纵横比，其可大于约15，并且可在约15和30之间。应了解，间隙129为相应的沟槽26的未填充部分。在接下来的讨论中，使用术语“外沟槽”来表示最外面的半导体带128的外侧(示出的左侧和右侧)上的沟槽26。接下来，参照图4，执行第一各向异性蚀刻以去除硬掩模层130和230的水平部分。通过利用，例如，通过使用将氟化氢(hf)作为蚀刻气体的干法蚀刻来执行第一各向异性蚀刻。位于半导体带128和228的侧壁上的硬掩模层130和230的垂直部分在第一各向异性蚀刻之后保留下来。作为蚀刻的结果，硬掩模24的顶面被暴露。此外，位于沟槽26底部的半导体衬底20的顶面也被暴露。在第一各向异性蚀刻之后，执行第二各向异性蚀刻以进一步蚀刻半导体衬底20，从而使得沟槽26进一步延伸为低于硬掩模层130和230的底部边缘。根据本发明的一些实施例，沟槽26的深度d2增至介于约120nm和约160nm之间。深度差异(d2-d1)可在约30nm和约50nm之间。根据本发明的一些实施例，使用与第一各向异性蚀刻所使用的蚀刻气体不同的蚀刻气体来执行第二各向异性蚀刻。根据本发明的一些可选实施例，使用诸如氟气体或含氯气体的相同的蚀刻气体来执行第一和第二各向异性蚀刻。第一和第二各向异性蚀刻可在同样处理室中执行，且两者之间没有中断。在本说明书上下文中，位于延伸的外沟槽26的底部上方且位于半导体带128及228下方的半导体衬底的部分分别称为半导体带基底132和232，此基底位于半导体带128和228的上方。半导体带基底132和232位于半导体衬底20的主体部的上方。在第二蚀刻步骤中，硬掩模24和硬掩模层130与230的垂直部分组合使用作为第二各向异性蚀刻的蚀刻掩模，因此，半导体带基底132和232的侧壁可与硬掩模层130和230的垂直部分的外侧壁垂直对齐。取决于蚀刻过程，可形成一些底切，造成半导体带基底132和232所暴露的侧壁倾斜并从硬掩模层130和230的垂直部分的各个外边缘凹进。返回参照图3b，在间隙129中，硬掩模层130的水平部分130’在间隙129的底部并暴露于间隙129。水平部分130’的厚度可等于厚度t2，其为外沟槽26中的部分130的厚度。外沟槽26的纵横比比间隙129低。根据一些实施例，因为129的高纵横比(图3b)，在第一和第二各向异性蚀刻工艺中，间隙129下方的硬掩模层130的底部分130’的蚀刻速率比外沟槽的底部分130”和230”的蚀刻速率低得多。取决于间隙129和沟槽26的纵横比、硬掩模层130的厚度和蚀刻的工艺条件，可发生多种结果，如图13到16所示。另外，如图13到图16所示的结果可能在同样的半导体衬底上共存。例如，在第一和第二各向异性蚀刻工艺中，部分130’(图3b)未被蚀刻穿也是可能的。因此，半导体衬底20的直接位于部分130’之下的部分未被蚀刻。部分130’也可在部分130”被蚀刻穿的时间延迟的时间被蚀刻穿。因此，当直接位于部分130”下方的衬底20的部分被蚀刻一段时间后，开始蚀刻直接位于部分130’下方的半导体衬底20的部分。因此，直接位于部分130’下方的半导体衬底20的部分的蚀刻时间比直接位于部分130”下方的衬底20的部分的蚀刻时间短。因此，位于两邻近半导体带128之间的沟槽26也可在第二蚀刻期间向下延伸至半导体衬底20内，然而，沟槽26的深度小于外沟槽26的深度。接下来，执行湿式蚀刻以去除硬掩模层130和230的剩余部分，因此暴露半导体带基底132和232的侧壁。产生的结构如图5所示。在多鳍器件区100中，多个半导体带128位于同样的半导体带基底132上，而单个带228位于半导体带基底232上。在本文的上下文中，半导体带基底132和232可认为是衬底20的一部分或衬底20上方的部分。接下来，如图6所示，在沟槽26中(图5)形成隔离区133和233(或者被称为浅沟槽隔离(sti)区)。形成可包括使用可流动化学汽相沉积(fcvd)以例如氧化硅的介电材料来填充沟槽26，以及cmp以使介电材料的顶面与硬掩模24的顶面平齐。在cmp之后，去除硬掩模24(图5)。因此，此抛光在半导体带128和228的顶面上终止。在图6中所示的结构的顶视图中，每一半导体带基底132和232可为被相应的sti区133和233环绕的带，或具有与半导体衬底20连接的相对端的带。接下来，参考图7，使sti区域133和233凹进，从而使得产生的sti区域133和233的顶面低于半导体带128和228的顶面。在本文的上下文中，半导体带128和228的高于sti区133和223的顶面的部分分别称为半导体鳍134和234。保留的sti区133和223的顶面进一步高于半导体带基底132和232的顶面。在本文的上下文中，两个相邻的半导体带128之间的sti区133的部分称为内sti区133，而在最外面的半导体带128的外侧上的sti区133称为外sti区。sti区233为外sti区。参照图8，伪栅极堆叠件146和246分别在半导体鳍134和234上形成。伪栅极堆叠件146和246分别覆盖各半导体鳍134和234的中间部分，留下相对端部未被覆盖。根据本发明的一些实施例，伪栅极堆叠件146和246包含伪栅电极48，其可由，例如，多晶硅组成。伪氧化物层(未示出)可(或者可以不)在形成伪栅电极48之前形成。硬掩模50在伪栅电极48的上方形成，且用作形成伪栅电极48的蚀刻掩模。硬掩模50可包含诸如氮化硅和/或氧化硅，且可为单层或包含多层的复合层。例如，硬掩模50可包含衬垫氧化物50a和位于衬垫氧化物50a上方的氮化硅层50b。衬垫氧化物50a可由氧化硅形成，可通过氧化伪栅电极48的顶面层来形成。形成伪栅极堆叠件146和246可包含沉积相应的层作为毯式层，然后蚀刻毯式层。伪栅极堆叠件146和246的纵向大体上可垂直于相应的半导体鳍134和234的纵向。进一步参照图8，间隔件层54在两个器件区100和200中形成。根据本发明的一些实施例，间隔件层54由氧化硅、氮化硅、氮氧化硅或其多层组成。例如，间隔件层54可包含氧化硅层和位于氧化硅层上方的氮化硅层。使用共形沉积方法，例如ald来形成间隔件层54。图9示出了蚀刻间隔件层54以形成栅极间隔件156和256，其分别位于伪栅极堆叠件146和246的侧壁上。根据一些实施例，对每一间隔件层54执行各向异性蚀刻。去除间隔件层54的水平部分。此外，因为半导体鳍134和234的高度低于伪栅电极146和246的高度，半导体鳍134和234的侧壁上的间隔件层54的垂直部分的高度相对较小，并且因此，可以被去除。另一方面，伪栅极堆叠件146和246的侧壁上的间隔件层54的垂直部分相对较小，并且具有在蚀刻之后保留的部分。间隔件层54的保留部分为栅极间隔件156和256。因为蚀刻，栅极间隔件156和256的顶面从伪栅极堆叠件146和246的顶面凹进。在形成栅极间隔件156和256中，暴露的sti区133和233的顶面也可通过在各个蚀刻和清洁工艺中使用的蚀刻剂和化学物质凹进。当形成图7所示的结构时，为了保证在sti区133和233凹进之后不暴露半导体带基底132和232，位于半导体带基底132和232的顶面上方的sti区133和233的部分被设计为具有足够的厚度。在形成栅极间隔件156和256后，也如图9所示，执行源极/漏极外延以分别在半导体鳍134和234暴露的端部生成外延半导体区158和258。外延区158和258以及半导体鳍134和234的端部组合形成各个finfet的源极/漏极区。根据一些实施例，其中，产生的finfet为n型finfet，外延区158和258包含磷化硅(sip)或掺磷碳化硅(sicp)。根据替代实施例，其中，产生的finfet为p型finfet，外延区158和258包含硅锗(sige)，并且在外延期间，诸如硼或铟的p型杂质被原位掺杂。还可执行注入以将n型或p型杂质掺杂到各个n型finfet或p型finfet的源极/漏极区内。图10示出了分别在外延区158和258上形成源极/漏极硅化物区159和259。形成源极/漏极硅化物区159和259包含在图9所示的结构上形成毯式金属层(未示出)，其中，金属层在外延区158和258的顶面和侧壁上形成。执行退火使金属层与外延区158和258反应以形成硅化物区159和259。然后去除未反应的金属，留下硅化物区159和259。接下来，如图11所示，形成蚀刻停止层160和260以及层间电介质(ild)62。然后执行cmp以使ild62、伪栅极堆叠件146和246(图10)及栅极间隔件156和256(图10)的顶面彼此平齐。根据一些实施例，执行cmp直至暴露由多晶硅形成的伪栅电极48。根据替代实施例，cmp停止在硬掩模50(图1)上，硬掩模50由多晶硅形成并且被暴露。接下来，在蚀刻步骤中去除如图10所示的伪栅极堆叠件146和246，从而形成凹槽(未示出，被图12所示的替代栅极所占用)以延伸至如图12所示的ild62中。被伪栅极堆叠件146和246覆盖的半导体鳍134和234的部分暴露于凹槽。接下来，在被去除的伪栅电极所留下的凹槽中形成替代栅极堆叠件166和266，也如图12所示。替代栅极堆叠件166和266可包含作为替代栅极电介质163和263的多个介电层(图13到图16)，和作为替代栅电极164和264的多个堆叠层(图13到图16)。根据一些实施例，每一替代栅极电介质162和262的形成包含实施界面(介电)层，然后在界面层上形成高k介电层。界面层可包含通过在化学溶液中处理半导体鳍134和234的暴露部分而形成的二氧化硅，从而使得半导体鳍134和234被氧化以形成化学氧化物(二氧化硅)。然后高k电介质在界面层上沉积。根据一些实施例，高k电介质的k值大于约7.0，且可包含金属氧化物或hf、al、zr及la等的硅酸盐。替代栅极堆叠件166和266中的栅电极164和264(图13至图16)分别在替代栅极电介质163和263的上方形成。替代栅电极164和264可包含例如tin、tan、tac、co、ru、al、cu、w、它们的组合，或者它们的多层的含金属材料。在形成替代栅极电介质和替代栅电极之后，执行平坦化，例如，cmp来去除ild62上方的多余部分。所产生的结构包含多鳍器件区100中的多鳍finfet170和单鳍器件区200中的单鳍finfet270。图13到图16示出了图15中finfet170和270的一些部分的截面图，其中，截面图从垂直于finfet170和270的沟道长度方向的垂直平面中获得。在图13到图16的每张图中，外sti区133(在最左侧的半导体鳍134的左边的sti区133和在最右侧半导体鳍134的右边的sti区133)的内表面和底面互相对称。这是因为外sti区133的轮廓由硬掩模层130(图4)的最左边的垂直部分和最右边的垂直部分(两者互相对称)产生。左sti区233的内侧壁和底面也与右sti区233的内侧壁和底面对称，此对称是位于半导体带228的相对侧壁上的硬掩模230(图4)的垂直部分对称的结果。图13示出了根据一些实施例的finfet170和270一些部分的截面图。半导体带基底132和232具有大体上垂直的侧壁132a和232a，侧壁132a和232a分别连接至大体上平坦顶面132b和232b。半导体带128和228的侧壁与半导体带基底132的顶面132b和侧壁132a形成阶梯。内sti区133的底面与半导体带基底132的顶面132b接触。每一sti区233和外sti区133具有两个处于不同层级的大体上平坦的底面，较高的底面分别与半导体带基底132和232的平坦顶面132b和232b接触，并且较低的底面与半导体衬底20的平坦顶面接触。图14示出了根据一些实施例的finfet170和270的一些部分的截面图。半导体带132和232具有倾斜的侧壁132a和232a，其中，倾斜角度α可小于约80度。倾斜侧壁132a和232a连接至大体平坦顶面132b和232b。倾斜侧壁132a和232a也可大致上笔直。半导体带128的侧壁也与半导体带基底132的平坦顶面132b和倾斜侧壁132a形成阶梯。半导体带228的侧壁也与半导体带基底232的平坦顶面232b和倾斜侧壁232a形成阶梯。内sti区133的平坦底面与半导体带基底132的顶面接触。图15示出了根据一些实施例的finfet170和270的一些部分的截面图。这些实施例与图14所示的实施例类似，除了直接位于内sti区133下方的半导体衬底20的部分被蚀刻。因此，内sti区133延伸至半导体带基底132内。内sti区133的底面在截面图中呈v形。v形的底部尖端高于外sti区133的最底面。图16示出了根据一些实施例的finfet170和270的一些部分的截面图。这些实施例与图15所示的实施例类型，除了，直接位于内sti区133下方的半导体衬底20的部分被蚀刻得更深，并且内sti区133的底部尖端与外sti区133的底部平面共面。因此，半导体带基底132被有效地分离为多个离散的半导体带基底，每一个的上方都具有半导体带128。内sti区133的底面在截面图中可为v形或u形。u形的相对的侧壁为笔直和倾斜的，并且底面为平坦的。半导体带基底132的离散部分的相对侧壁可具有不对称轮廓，这是因为图4中不同的蚀刻部分130’和130”。根据一些示例性实施例，为图13到图16的实施例提供了多种尺寸。应当理解，这些值仅为实例，并且可被更改为不同的值。例如，在图13到图16中，距离“a”等于距离“c1”和“c2”(其进一步大于约1nm)，因为硬掩模层130和230的侧壁部分宽度大体上相同。相邻的半导体带128之间的距离“b”比距离“a”的两倍更大，从而允许其中的间隙。还可采用图14到16所示的尺寸的下列关系：1nm<a<＝b/2d＝a+0～8nma＝c1＝c2,d＝d1＝d2d1＝c1＝0～8nmd2＝c2+0～8nm另外，表1和表2提供了这些尺寸的一些示例性值，其中，表1中的值用于图13和图14所示的结构，并且表2中的值用于图15和图16所示的结构。应了解，所提供的值仅为实例性的。表1尺寸值fh10nm～100nmsh120nm～160nmish和ish’80nm～130nmfh/sh0.3～0.6ish/sh0.5～0.8表2尺寸值fh10nm～100nmsh120nm～160nmish’80nm～130nmish100nm～160nmfh/sh0.3～0.6ish/sh0.7～1.0本发明的实施例具有有利特征。通过形成位于半导体带/鳍下方的半导体带基底，半导体带的高度可保持，同时半导体带的纵横比减小。因此，可消除反之高纵横比半导体带会发生的问题。例如，在传统工艺的清洁工艺中，高纵横比半导体带可能会弯曲、倾斜或彼此粘合，造成finfet的产量损失或性能恶化。根据本发明的实施例，通过减小半导体带的纵横比，半导体带不太可能弯曲或倾斜，至少减少了问题，并且在可能的情况下，消除问题。根据本发明的实施例，一种方法包含在半导体衬底上方形成第一硬掩模，蚀刻半导体衬底以形成凹槽，半导体带位于凹槽的两相邻的凹槽之间，在半导体带的侧壁上形成第二硬掩模，在第二硬掩模上执行第一各向异性蚀刻以去除第二硬掩模的水平部分，并使用第一硬掩模和第二硬掩模的垂直部分作为蚀刻掩模在所述半导体衬底上执行第二各向异性蚀刻以使凹槽延伸为低于第二硬掩模的垂直部分的底端。方法还包含去除第二硬掩模的垂直部分并在凹槽中形成隔离区。隔离区被凹进，且位于隔离区之间的半导体带的一部分突出为高于隔离区从而形成半导体鳍。栅极堆叠件在半导体鳍的顶面和侧壁形成以形成finfet。根据本发明的一些实施例，一种方法包含：通过蚀刻半导体衬底以以在半导体带的相对侧上形成凹槽来形成半导体带，在半导体带的侧壁形成硬掩模层，在硬掩模层上执行第一蚀刻以去除硬掩模层的水平部分，保留硬掩模层的垂直部分，使用硬掩模层的垂直部分作为蚀刻掩模的部分在半导体衬底上执行第二蚀刻以使凹槽延伸为低于硬掩模层的垂直部分的底端，去除硬掩模层的垂直部分，在凹槽中形成隔离区和凹进隔离区。隔离区之间的半导体带的部分突出为高于隔离区以形成半导体鳍。栅极堆叠件形成在半导体鳍的顶面和侧壁上以形成finfet,其为单鳍finfet。根据本发明的一些实施例，一种器件包含半导体衬底，半导体衬底包含主体部和位于主体部上方并与其接合的半导体带基底。半导体带基底被拉长。器件还包含位于半导体带基底上方并与其接合的半导体带，半导体带窄于半导体带基底。半导体鳍位于半导体上方并与其接合。隔离区延伸至半导体衬底内。隔离区包含与半导体带基底的第一顶面接触的第一底面和与半导体衬底的主体部的顶面接触的第二底面。第二底面低于第一底面。根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底的上方形成第一硬掩模；蚀刻所述半导体衬底以形成凹槽，其中，半导体带位于两个相邻的所述凹槽之间；在所述半导体带的侧壁上形成第二硬掩模：在所述第二硬掩模上执行第一各向异性蚀刻以去除所述第二硬掩模的水平部分；使用所述第一硬掩模和所述第二硬掩模的垂直部分作为蚀刻掩模对所述半导体衬底执行第二各向异性蚀刻以使所述凹槽延伸为低于所述第二硬掩模的垂直部分的底端；去除所述第二硬掩模的垂直部分；在所述凹槽中形成隔离区；凹进所述隔离区，其中，位于所述隔离区之间的所述半导体带的部分突出为高于所述隔离区以形成半导体鳍；以及在所述半导体鳍的顶面和侧壁上形成栅极堆叠件以形成鳍式场效应晶体管(finfet)。在上述方法中，所述鳍式场效应晶体管为单鳍鳍式场效应晶体管。在上述方法中，所述鳍式场效应晶体管为多鳍鳍式场效应晶体管，并且所述栅极堆叠件覆盖多个半导体鳍，其中，所述栅极堆叠件形成在所述多个半导体鳍的侧壁上。在上述方法中，当开始所述第二各向异性蚀刻时，位于所述多个半导体鳍的相邻半导体鳍之间的所述第二硬掩模的水平部分未被蚀刻穿。在上述方法中，当完成所述第二各向异性蚀刻时，位于所述多个半导体鳍的相邻半导体鳍之间的所述第二硬掩模的水平部分被蚀刻穿，且直接位于所述第二硬掩模的水平部分下方的所述半导体衬底的一部分在所述第二各向异性蚀刻中被蚀刻。在上述方法中，所述隔离区包括：第一平坦底面，与所述半导体带的底面平齐；和第二平坦底面，低于所述第一平坦底面；以及直边，将所述第一平坦底面连接到相应的所述第二平坦底面。在上述方法中，在凹进所述隔离区之后，所述隔离区的剩余部分的顶面比所述半导体带的底面高。在上述方法中，使用相同的蚀刻气体来执行所述第一各向异性蚀刻和所述第二各向异性蚀刻。在上述方法中，使用不同的蚀刻气体来执行所述第一各向异性蚀刻和所述第二各向异性蚀刻。根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：通过蚀刻半导体衬底以形成凹槽来形成半导体带，其中，所述凹槽位于所述半导体带的相对两侧上；在所述半导体带的侧壁上形成硬掩模层；对所述硬掩模层执行第一蚀刻以去除所述硬掩模层的水平部分，保留所述硬掩模层的垂直部分；将所述硬掩模层的垂直部分作为蚀刻掩模的部分对所述半导体衬底执行第二蚀刻以使所述凹槽延伸为低于所述硬掩模层的垂直部分的底端；去除所述硬掩模层的垂直部分；在所述凹槽中形成隔离区；凹进所述隔离区，其中，位于所述隔离区之间的所述半导体带的部分突出为高于所述隔离区以形成半导体鳍；以及在所述半导体鳍的顶面和侧壁上形成栅极堆叠件以形成鳍式场效应晶体管(finfet)，其中，所述鳍式场效应晶体管为单鳍鳍式场效应晶体管。在上述方法中，使用相同的蚀刻气体来执行所述第一蚀刻和所述第二蚀刻。在上述方法中，使用不同的蚀刻气体来执行所述第一蚀刻和所述第二蚀刻。在上述方法中，使用各向异性蚀刻来执行所述第一蚀刻和所述第二蚀刻。在上述方法中，在凹进所述隔离区并形成栅极堆叠件之后，所述隔离区的剩余部的顶面高于所述半导体带的底部。根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底，包括：主体部；半导体带基底，位于所述主体部上方并接合至所述主体部；和半导体带，位于所述半导体带基底上方并接合至所述半导体带基底，所述半导体带窄于所述半导体带基底；半导体鳍，位于所述半导体带的上方并接合至所述半导体带；和隔离区，延伸至所述半导体衬底内，所述隔离区包括：第一底面，与所述半导体带基底的第一顶面接触；和第二底面，与所述半导体衬底的所述主体部的顶面接触，其中，所述第二底面低于所述第一底面。在上述器件中，还包括：栅极堆叠件，位于所述半导体鳍的顶面和相对侧壁上；以及源极/漏极区，位于所述栅极堆叠件的侧面上。在上述器件中，所述半导体带基底还包括：第二顶面，其中，所述第一顶面和所述第二顶面位于所述半导体带的相对两侧上，并且连接至所述半导体带；第一边缘，接合至所述第一顶面；以及第二边缘，接合至所述第二顶面。在上述器件中，所述第一顶面和所述第一边缘分别与所述第二顶面和所述第二边缘对称。在上述器件中，所述第一顶面和所述第一边缘分别与所述第二顶面和所述第二边缘不对称。在上述器件中，所述半导体鳍为鳍式场效应晶体管(finfet)的部分，并且所述鳍式场效应晶体管为单鳍晶体管。前述概括了多个实施例的特征，以使本领域技术人员可以更好地理解本发明的方面。本领域的技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应当意识到，这种等效结构不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以作出多种修改、替换和改变。当前第1页12