包括LDMOS晶体管、单片微波集成电路的半导体器件和方法与流程

本公开涉及半导体领域，更具体地，涉及包括ldmos晶体管、单片微波集成电路的半导体器件和方法。

背景技术：

持续存在对适于工作在越来越高的频率(包括微波频率)下的固态电路的需要。如本文所用，术语“微波”旨在表示等于或大于约800兆赫的频率。已经创建了能够在这样的频率范围内提供增益的各种晶体管结构。ldmos(侧向扩散金属氧化物半导体)晶体管是这种晶体管结构的一个示例。

单片微波集成电路(mmic)可以包括具有一个或多个ldmos晶体管结构阵列的衬底，每个阵列提供放大电路的一级。mmic还可以包括无源组件，例如布置在衬底表面上的电容器、电感器和电阻器，以完成电路。在高频时，电路组件之间的寄生耦合会限制性能。

因此，需要进一步改进以减少用于较高频率的半导体器件(例如mmic)中的寄生耦合。

技术实现要素：

在一个实施例中，半导体器件包括半导体衬底，其包括前表面、该前表面中的ldmos晶体管结构、布置在该前表面上的导电互连结构和布置在该前表面中的腔。

在一个实施例中，单片微波集成电路包括半导体衬底，其具有前表面、该前表面中的ldmos晶体管结构、单片布置在该半导体衬底的前表面上的电容器、单片布置在该半导体衬底的前表面上的电感器、布置在该前表面上并且耦合至该ldmos晶体管器件、该电容器和电感器以形成该单片微波集成电路的平面互连结构。腔被布置在该半导体衬底中，该半导体衬底在该电容器和电感器中的至少一个下方。

在一个实施例中，一种方法包括在包括ldmos晶体管结构的半导体衬底的前表面中形成第一开口，并且用第一层覆盖该第一开口，以形成由该半导体衬底和该第一层的材料限定的封闭的腔。

阅读以下详细描述以及查看附图后，本领域技术人员将认识到附加的特征和优点。

附图说明

附图的元件不一定相对于彼此成比例。相同的附图标记表示相应的相似部分。可以组合各种所示实施例的特征，除非它们彼此排斥。示例性实施例在附图中示出，并且在下面的描述中详细描述。

图1示出了包括ldmos晶体管结构的半导体器件。

图2示出了包括两个ldmos晶体管的单片微波集成电路(mmic)的电路图。

图3示出了包括两个ldmos晶体管的单片微波集成电路的平面图。

图4示出了在半导体衬底中形成腔的方法的流程图。

图5示出了包括ldmos晶体管结构的半导体衬底。

图6示出了在半导体衬底中引入第一和第二盲孔之后的图5的半导体衬底。

图7示出了在将导电材料引入第一和第二盲孔之后的图6的半导体衬底。

图8示出了在平面化处理之后的图7的半导体衬底。

图9示出了在施加第一介电层之后的图8的半导体衬底。

图10示出了在第一盲孔上方的介电层中引入开口之后的图9的半导体衬底。

图11示出了在第一盲孔中形成腔之后的图9的半导体衬底。

图12示出了在腔上方形成无源组件之后的半导体衬底。

图13示出了在进一步处理以在前表面和导电衬底通孔(tsv)上方形成金属化结构之后的半导体器件。

图14示出了图13的ldmos晶体管结构的放大图。

图15示出了图13的金属化结构的放大图。

具体实施方式

在下面的具体实施方式中，附图被参考到，这些附图形成具体实施方式的一部分，并且在附图中，本发明可以实践其中的特定实施例通过图示的方式示出。在这方面，如“顶”、“底”、“前”、“后”、“最前”，“最后”等方向术语是参考正在描述的图的取向而使用的。因为实施例的组件可以被定位在若干个不同的取向中，所以方向术语用于图解的目的，而不是限制。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例并进行结构或逻辑上的改变。以下的具体实施方式不应被认为是限制性的，并且本发明的范围由所附权利要求限定。

以下将说明若干个示例性实施例。在这种情况下，相同的结构特征由附图中的相同或相似的附图标记表示。在本说明书的上下文中，“横向的”或“横向”应被理解为意味着大致平行于半导体材料或半导体载体的横向范围的方向或范围。因此横向方向大致平行于这些表面或侧面延伸。与此相反，术语“垂直”或“垂直方向”被理解为意味着大致垂直于这些表面或侧面并因此垂直于横向的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上延伸。

如本说明书中所使用的那样，当诸如层、区域或衬底的元件被称为在“另一元件”上或延伸到“另一元件”上时，其可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为直接在另一元件上或直接延伸到另一元件上时，则不存在中间元件。

如在本说明书中使用的，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。

如本文所使用的，各种器件类型和/或掺杂半导体区域可以被标识为n型或p型，但是这仅仅是为了方便描述而不是限制性的，并且这种标识可以被替代为更一般的描述：“第一导电类型”或“相反的第二导电类型”，其中第一类型可以是n型或p型，第二类型是p型或n型。

本领域技术人员应理解，诸如ldmos晶体管的有源器件可以形成在衬底上或衬底之上，或者完全在衬底内，或部分地在衬底内并且部分地在衬底上或衬底之上，这取决于该器件的性质。因此，如本文关于有源器件所使用的，术语“在衬底中”，“在半导体衬底中”和等同物旨在包括所有这些变型。

图1示出了半导体器件20，其包括半导体衬底21，半导体衬底21具有前表面22、布置在该前表面22中的至少一个ldmos晶体管结构23、布置在该前表面22上的导电互连结构24和布置在半导体衬底21的前表面22中的一个或多个腔25。

腔25包括基部26和由半导体衬底21的材料限定的侧壁27以及可包含绝缘材料的盖28。半导体衬底21可以包括硅并且可以包括硅单晶晶片。在一些实施例中，硅单晶衬底是高电阻性的并且具有大于100欧姆·厘米的体电阻率。

如果半导体衬底的体电阻率等于或大于预定水平，则可以减小寄生电感器-衬底耦合和器件寄生效应。期望的预定水平有用地等于或大于100欧姆·厘米电阻率，方便地等于或大于约500欧姆·厘米电阻率，更方便地等于或大于约1000欧姆·厘米电阻率。如本文所使用的，术语“体电阻率”是指位于ldmos晶体管23的掺杂器件区域之外的衬底部分。

在其它实施例中，半导体衬底21由沉积在诸如高导电硅晶片的衬底上的外延硅层提供。

提供盖28的绝缘材料可以形成导电互连结构24的一部分，使得该导电互连结构的绝缘层布置在腔25上并且密封由形成在半导体晶片20的前表面22中的基部26和侧壁27提供的开口29内的体积。

因此，开口29以及腔25可以具有各种横向形状，例如正方形、矩形、圆形或六边形，或者可以是细长的或带状的，并且可以是沟槽。腔25被布置为通过半导体衬底21的区域与ldmos晶体管结构23相邻并间隔开。ldmos晶体管结构23通常是并联耦合的多个晶体管单元中的一个，形成提供单个开关的阵列。

导电互连结构24可以包括一个或多个导电层30、31，其被例如绝缘层28的一个或多个介电层间隔开。导电层30、31可以通过延伸穿过该介电层的一个或多个导电通孔32电耦合。对于ldmos晶体管结构23，导电互连结构24可以包括用于漏极的导电再分布结构、用于栅极的导电再分布结构和用于晶体管结构源极的导电再分配结构。导电互连结构24还可以包括在最外表面上的一个或多个接触垫34。

在一些实施例中，半导体器件20还包括位于腔25上方的无源组件35。无源组件35可以是例如电阻器、电感器或电容器。在一些实施例中，无源组件35被集成到导电互连结构24中。例如，无源组件35可以是平面电感器，其形式为平面螺旋导电带，如图1所示。

腔25可以由一种材料填充，该材料具有的介电常数低于提供绝缘层28的绝缘材料的介电常数和/或提供半导体衬底21的材料的介电常数。在一些实施例中，该腔包括空气或真空。腔25可以用于减小无源组件35和半导体衬底21之间的寄生电容耦合。

在一些实施例中，腔25的盖28包括代替绝缘层的半导体材料或金属。

在一些实施例中，腔25包括形成在半导体衬底21中的多个沟槽，其通过形成在前表面22上的连接或连通腔耦合。该连接腔可以由半导体衬底21的前表面22上的绝缘层限定。

在一些实施例中，该半导体器件还包括从半导体衬底的前表面延伸到后表面的至少一个导电通孔。该导电通孔可以耦合到ldmos晶体管的源极。

该导电通孔可以包括邻近填充通孔的后表面的第一部分和在该第一部分上的、沿该通孔的侧面排列(形成线)并围绕间隙的第二部分。该间隙可以通过介电层密封以形成通孔腔。

该导电互连结构可以包括布置在该ldmos晶体管结构上的金属化结构。该金属化结构可以包括一个或多个介电层、布置在一个或多个介电层之间的一个或多个导电再分配层和延伸穿过一个或多个介电层的一个或多个导电通孔。在一些实施例中，该金属化结构包括一个或多个腔。至少一个金属化腔可以布置在该金属化结构的一个或多个介电层中。该金属化腔可以用于减少该金属化结构和衬底之间和/或ldmos晶体管的金属化结构的不同部分之间(例如在漏极和栅极之间以及源极和栅极之间)的寄生电容耦合。

在一些实施例中，至少一个金属化腔被布置成邻近导电漏极流道(conductivedrainrunner)的相对侧。在一些实施例中，至少一个第一金属化腔可以布置在第一介电层中，并且至少一个第二金属化腔布置在第二介电层中，使得金属化腔在金属化结构内具有偏置(off-set)的堆叠布置。

包括根据本文描述的任何一个实施例的一个或多个ldmos晶体管的半导体器件可以用在高频功率放大电路中，例如rf功率放大电路，用于蜂窝通信，例如doherty配置，工作在700mhz至3.6ghz范围内的频率上，以及用于蜂窝通信网络中的功率转换。该高频放大电路可以以单片微波集成电路(mmic)的形式提供。

图2示出了包括一个或多个ldmos晶体管的示例性单片微波集成电路(mmic)40的电路图，图3示出了可以包括图2所示的电路40的单片微波集成电路器件的俯视图。

单片微波集成电路40包括分别提供rf放大器电路的第一级和第二级的两个ldmos晶体管41、42。每个ldmos晶体管41、42均包括并联耦合的多个ldmos晶体管结构以提供单个开关。

第一ldmos晶体管41的栅极43通过串联耦合的电容器45耦合到电路40的rf输入端44。第一ldmos晶体管41的漏极48电耦合到第二ldmos晶体管42的栅极49。电感器50和电容器51串联耦合在第一ldmos晶体管41的漏极48和第二ldmos晶体管42的栅极49之间。第二ldmos晶体管42的漏极52耦合到rf输出端子53。

电路40包括输入匹配电路54，其耦合在rf输入端子44和提供第一级的第一ldmos晶体管41的栅极43之间。输入匹配电路54包括t形分支，其耦合在电容器45、栅极43和地之间，并包括电感器46、电阻器47和电容器。

输入匹配电路55耦合在提供该放大电路的第二级的第二ldmos晶体管42的栅极49之间。输入匹配电路54包括t形分支，其耦合在电感器45、电容器43和地线之间，并包括电感器46’、电阻器47’和电容器。

还为每个放大级提供温度补偿电路56、57。第一ldmos晶体管41和第二ldmos晶体管42的源极58、59分别耦合到地。

从图3的单片微波集成电路器件60的平面图可以看出，每个电感器46、46’均可由单片集成在半导体器件60的上表面61上的平面线圈提供。

单片微波集成电路的一个或多个组件可以电耦合到半导体衬底63的后表面，并且可以耦合到地。

用虚线62表示的一个或多个腔可以布置在一个、一些或全部电感器46、46’、50之下，并且从半导体器件60的上表面61沿相对的后表面的方向延伸到半导体器件60的半导体衬底63的本体中。腔62可以包括由半导体衬底63限定的基部和侧壁，并且被盖住以形成由另一材料密封的腔，该材料可以包括诸如氧化物或氮化物的绝缘材料、诸如多晶硅层的半导体材料、或者金属或合金。

每个腔62中均可以包括一种材料，该材料具有的介电常数低于半导体衬底(例如硅)的介电常数，和/或低于在半导体器件60的前表面61上提供额外的绝缘和钝化层的绝缘材料的介电常数。在一些实施例中，腔可以包括真空或空气。

在处理半导体衬底以形成一个或多个ldmos晶体管结构之后，腔62可形成在半导体衬底63的前表面61中，该ldmos晶体管结构例如是提供单片微波集成电路40的第一级和第二级放大器的ldmos晶体管41、42。

可以在衬底63的上表面61中形成开口或盲孔，并且该开口被第一层覆盖以形成由半导体衬底和/或第一层的材料限定的封闭腔。在施加掩模以覆盖前表面的要保持未蚀刻的区域之后，可通过蚀刻(例如湿蚀刻或等离子体蚀刻)形成该开口。

在一些实施例中，半导体衬底63中的一个或多个腔62的形成可以与单片微波集成电路40的一个或多个另外的结构(例如导电衬底通孔，tsv)的制造同时进行。这可有助于减少处理步骤的数量。

图4示出了在包括一个或多个ldmos结构的半导体衬底中制造腔的方法的流程图70。在方框71中，至少一个盲孔被引入到包括一个或多个ldmos结构的半导体衬底的前表面中。在方框72中，该盲孔被导电材料填充。在方框73中，在前表面上形成层，其覆盖该导电材料和该盲孔。该层可以包括绝缘材料或介电材料或半导体材料或金属。在方框74中，在该层中形成开口，以露出该盲孔内的导电材料的区域。在方框75中，该导电材料通过该开口从该盲孔去除。在方框76中，另外的层被施加到前表面上的层上，以关闭并密封该开口并且在该盲孔内形成封闭且密封的腔。

该方法可以在半导体衬底内形成一个或多个导电衬底通孔(tsv)的同时进行。这对于减少例如掩模、沉积和蚀刻步骤的数量可能是有用的。

一个或多个导电衬底通孔可以耦合到ldmos晶体管结构中的一个和/或单片微波集成电路的另一组件，例如电容器或电感器，并且可以提供到衬底的后表面的电连接。该一个或多个导电衬底通孔可以提供到地的电连接。

图5示出了包括形成在半导体衬底80的前表面82中的至少一个ldmos晶体管器件81的半导体衬底80的横截面图。半导体衬底80可以是体积电阻率大于100欧姆·厘米的硅单晶晶片。在一些实施例中，半导体衬底80包括高掺杂硅晶片和在该高掺杂硅晶片上的外延沉积硅层。半导体衬底80还包括布置在前表面82上的一个或多个钝化层和/或绝缘层83。

图6示出了在与ldmos结构81相邻的位置处将一个或多个第一盲孔84引入衬底80的前表面82中。从要形成盲孔84的前表面82的区域去除钝化和绝缘层83的一部分。钝化和绝缘层83的其余部分可以用作掩模并覆盖ldmos晶体管器件81。

一个或多个第一盲孔84可以布置在这样的位置，在该位置下方，在前表面82上形成诸如电感器的另外的组件。该一个或多个第一盲孔84可以具有深度d1和横截面积a1。可以通过在前表面82上形成结构化掩模，并且例如通过诸如等离子体蚀刻的蚀刻技术在该掩模的开口中去除半导体衬底83的材料，来引入第一盲孔84。

在一些实施例中，可以使用与第一盲孔84相同的掩模和蚀刻工艺，在前表面82中形成一个或多个第二盲孔85。在附图中，所示的第二盲孔85是延伸到附图平面中的盲孔排中的一个。第二盲孔85可以具有深度d2和横截面积a2，此处深度d2大于d1。第二盲孔85可以用于形成再分布结构的一部分，该再分布结构将布置在半导体衬底80的前表面82上的组件耦合到衬底80的后表面。例如，第二盲孔85可用于制造导电衬底通孔，该导电衬底通孔将例如ldmos晶体管器件81的本征源极的本征电极电耦合到衬底80的后表面。

第一盲孔84均被由半导体衬底80的半导体材料形成的基部87和侧壁86限定。第二盲孔85类似地被由半导体衬底80的半导体材料形成的侧壁88和基部89限定。

第一盲孔84和第二盲孔85的横向形式可以是大致正方形、圆形、六边形或细长的，例如大致矩形或椭圆形。

在一些实施例中，第二盲孔85的深度d2大于第一盲孔84的深度d1的三倍。可以通过适当选择第一盲孔84的横截面面积a1和第二盲孔85的横截面面积a2和/或适当选择横截面的形状，来确定深度d1和d2之间的关系。作为示例，第一盲孔84可以具有大致矩形的形状，具有较之于第二盲孔85例如3:1至10:1的更大的比例，使得当使用相同的蚀刻条件时，第一盲孔84的蚀刻深度小于第二盲孔85的蚀刻深度。

图7示出了在将导电层90沉积到半导体衬底80的前表面82上、第一盲孔84中以及第二盲孔85中之后的半导体衬底80。导电层90可以覆盖布置在前表面82上的钝化和绝缘层83的部分。在一些实施例中，第一盲孔84可以基本上被导电材料填充，而第二盲孔85的侧壁88和基部89被涂覆，使得在第二盲孔85的至少上部中形成间隙91。

导电层90可以包括一种或多种金属，并且可以包括例如高纯度铜，其可以使用电沉积技术而被沉积。在一些实施例中，导电层90包括一个或两个或更多个子层，例如一个或多个粘附层或扩散阻挡层，在沉积提供大部分电连接的一个或多个其它金属层之前，其首先被沉积至前表面82上、第一盲孔84的侧壁86和基部87上以及第二盲孔85的侧壁88和基部89上。可以使用溅射沉积一个或多个粘附和扩散阻挡层。在一些实施例中，也可以通过溅射沉积种子层，导电层90的最厚子层上被电沉积于其上。

在一些实施例中，导电层90或导电层90的子层的电沉积可以使用两阶段工艺进行。在第一阶段中，选择电镀浴的沉积条件和/或组分，使得导电层90在垂直于衬底80的前表面82的方向上的生长受益，而在平行于前表面82的方向上被抑制。这可能导致导电材料基本上填充第二盲孔85的基部并且基本上填充第一盲孔84。在第二阶段中，可以调整电镀浴的组分和/或电沉积条件，以相对于前表面82有利于横向生长并且抑制垂直生长，以便在第二盲孔85的侧壁88之上、并在衬底80的前表面82上基本上共形地沉积导电子层。

两阶段工艺可以导致两个导电子组件，其可被不同的微观结构区分，例如平均晶粒尺寸。填充第二盲孔85的基部部分的第一子组件可具有比第二子组件更大的晶粒尺寸，第二子组件位于第一子组件的周边上、并且沿第二盲孔85的侧壁88排列(形成线)。第二子部分围绕第二盲孔85的上部的间隙91。

图8示出了在将牺牲材料92引入形成在第二盲孔85的上部中的间隙91中之后、并且在对半导体衬底80的前表面进行平面化工艺后的半导体衬底80，这样导电层90就从绝缘层83的部分被去除，并且填充前表面82上的绝缘层83的中间部分，例如在第一盲孔84上方并邻近第一盲孔84以及邻近第二盲孔85。

图9示出了将另一绝缘层93沉积到绝缘层83和导电层90上。该另一绝缘层93可以沿形成在第二盲孔85的上部中的间隙91排列(形成线)，并且可以覆盖布置在衬底80的前表面82上的氧化物层和导电层90。第二绝缘层94设置在第一绝缘层93上。第二绝缘层94可以覆盖间隙91，使得在第二盲孔85的上部内形成腔或空隙95。第一绝缘层93可以包括诸如氮化硅的氮化物，并且第二绝缘层94可以包括例如氧化物。

图10示出了在绝缘层93、94中形成开口96，其位于第一盲孔84上方，使得导电层90的一部分形成开口96的基部。绝缘层93、94在随后移除布置在第一盲孔84内的导电材料和布置在第一盲孔84上的导电层90的一部分期间提供掩模。

图11示出了在通过开口96从第一盲孔84去除导电材料之后、以及在另一绝缘层97随后沉积到绝缘层94上之后的半导体衬底80。该另一绝缘层97覆盖开口96，使得由第一盲孔84、在移除布置在半导体衬底80的前表面82上的导电层90之后形成的连接腔99、以及开口96，形成密封且封闭的腔或空隙98。

诸如电感器的无源组件100布置在腔98上方的绝缘层97上。无源组件100可以单片地集成到由半导体衬底80提供的器件中。在一些实施例中，组件100可以是由布置在绝缘层97上的平面螺旋形成的平面电感器。在一些实施例中，组件1ββ是基于镶嵌(damascene)方法形成的，因此整合在绝缘层97中。腔98包括的介电常数低于半导体衬底80的介电常数、和限定腔98的绝缘层93、94、97的介电常数。腔98可以包括例如真空或空气。腔98可以用于减少无源组件100和半导体衬底80之间的寄生耦合。

在随后的处理步骤期间，金属化结构可以形成在衬底84的前表面82上，例如在ldmos晶体管器件81的上方。可以使用用于形成金属化结构的一些或全部处理阶段，来形成绝缘层93、94、97以及无源组件100。金属化结构可以与无源组件100和另外的平面互连结构和诸如电阻器和电容器的其它组件电耦合，以形成单片微波集成电路。

图12示出了在后表面101后续工作以去除材料之后的半导体衬底80’，使得布置在第二盲孔85的基部的导电层90的导电材料的一部分暴露在后表面101中，并且使得形成导电衬底通孔(tsv)104，其从前表面82到后表面101延伸穿过衬底80的厚度。导电衬底通孔104可以耦合到ldmos晶体管的本征(intrinsic)源极。

可以将一个或多个金属层103施加到后表面以形成地，并且允许将半导体衬底80’焊接到另一表面上，例如金属法兰上。

图13示出了ldmos晶体管81的金属化结构110、金属化结构110内的腔111、112、113以及导电衬底通孔102的视图。图14示出了ldmos晶体管81的放大图。图15示出了金属化结构110和腔111、112、113的放大图。

ldmos晶体管81包括高掺杂源极区114、高掺杂漏极区115、和横向布置在高掺杂源极区114和高掺杂漏极区115之间的栅极116。ldmos晶体管81还包括从栅极116到高掺杂漏极区115的、从前表面82延伸到衬底80中的掺杂漂移区117，从前表面82到衬底80中、并且从栅极到高掺杂源极区114延伸的掺杂沟道区118，以及掺杂体接触区119。掺杂体接触区119从前表面82比掺杂沟道区118更进一步地延伸到衬底80中。

高掺杂源极区114、高掺杂漏极区115和漂移区117具有第一导电类型，例如n型，其与可以是例如p型的衬底80的导电类型相对。沟道区118和体接触区119具有第二导电性，例如p型，其与第一导电类型相对。体接触区119可以比沟道区118更高度地掺杂。

ldmos晶体管81还包括：场板120，其从栅极116沿着高掺杂漏极区115的方向延伸；和栅极屏蔽121，其从栅极116沿着高掺杂源极区114的方向延伸。ldmos晶体管81还包括耦合到体接触区119的掺杂掩埋层122，其延伸穿过ldmos晶体管结构的横向区域。掺杂掩埋层122与衬底80的前表面82和后表面102间隔开、且具有一定距离，并且与场板120和漂移区117一起形成ldmos晶体管81的resurf结构的一部分。掺杂掩埋层122具有的掺杂浓度可以大于沟道区118的掺杂浓度、并且小于体接触区119的掺杂浓度。

在该实施例中，金属化结构110包括三个层123、124、125，并且提供从高掺杂源极区114、高掺杂漏极区115和栅极116到上表面的相应接触板的导电路径。

腔111、112布置在第一金属化层123中，邻近位于两个相邻ldmos晶体管结构127之间的漏极连接叠层129的相对侧。腔113布置在与该漏极连接叠层相邻的第二金属化层124中。在图15的视图中不能看到的另一个腔布置在第二金属化层124中的漏极连接叠层129的相对侧附近。所示的腔111、112、113分别是延伸到附图平面中的排腔中的一个腔。

金属化的第一层123包括具有四个介电层的堆叠，该四个介电层包括布置在前表面82上的sio2层128、布置在sio2层128上的bpsg层129、布置在bpsg层129上的氮化硅层130、布置在氮化硅层130的siox层131、以及布置在siox层131上的另一氮化硅层132。

穿过该多层介电堆叠形成通孔，以提供布置在高掺杂漏极区115上并与其耦合的导电通孔135、耦合到该栅极的导电通路133、以及耦合至高掺杂源区114的导电通孔134。导电通孔133和栅极116之间的电接触发生在附图所示的平面之外。

腔111、112与导电通孔135的相对侧面相邻，该导电通孔135耦合到高掺杂漏区115。腔111、112位于相邻ldmos晶体管单元127的高掺杂漏极区115和栅极116之间。

第二金属化层124可包括具有介电层的堆叠，该介电层包括布置在氮化硅层132上的sio2层136、布置在sio2层136上的氮化硅层137、布置在氮化硅层137上的sio2层138、布置在sio2层138上的氮化硅层139、以及布置在氮化硅层139上的sio2层140。

第二金属化层124包括穿过氮化硅层137和sio2层138的金属通孔部分143。第二金属化层124还包括延伸穿过氮化硅层139和sio2层140的导电再分布结构141。在用于漏极接触的金属化结构142的情况下，可以提供多个导电通孔143，其沿着下面的漏极流道145的长度间隔地布置。

邻近金属化结构142的通孔143的相对侧，形成腔113，用于第二金属化层124中的漏极接触。在一些实施例中，一排腔113的漏极侧边缘可以位于栅极上方。

第三金属化层125在漏极金属堆叠142和外接触板150之间提供导电结构。第三金属化层124可以包括一个或多个介电层151和152、延伸穿过介电层151和152的金属接触153、和一个或多个通孔接触153。接触板150也可以通过沉积另外的氮化物层154限定在上表面上，氮化物层154可与金属接触板150的一些或所有外围区域重叠。

在一些实施例中，腔111、112、113布置在多层金属化结构110的不同层123、124内，并且具有偏置的堆叠布置。然而，腔可以仅布置在一个金属化层中或多于一个的金属化层中。

腔的位置可以选择为使得金属化结构的介电材料的局部区域在金属化结构内的位置处具有较低的介电常数，其适于减小该位置处的最大电场、并用于减少由金属化结构提供的再分布结构的两个或更多个分离的导电部分之间的电容耦合，例如在源极分布结构和漏极再分布结构之间。

ldmos晶体管81的高掺杂源极区114可以通过一个或多个导电衬底通孔102耦合到衬底80的后表面102，导电衬底通孔102邻近于ldmos晶体管181布置，并且在一些实施例中，位于相邻的ldmos晶体管单元或段127的高掺杂源极区114之间。

导电衬底通孔102可以在制造ldmos晶体管181之后、并且在将金属化结构110施加到前表面82之前被制造。

为了便于描述，使用诸如“在……下”、“在……下方”、“居下的”、“在……上方”、“居上的”等之类的空间相对术语来解释一个元件相对于第二元件的定位。除了不同于图中所示的方向之外，这些术语旨在包括器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，并且也不旨在限制。在整个说明书中，类似术语指代类似的元件。

如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等是表示所述元件或特征的存在、但不排除附加元件或特征的开放式术语。“一”，“一个”和“该”旨在包括复数和单数，除非上下文另有明确说明。应当理解，除非另有特别说明，本文所述的各种实施例的特征可以彼此组合。

虽然本文已经示出和描述了特定实施例，但是本领域普通技术人员将会理解，各种替代和/或等效实现可以代替所示和所描述的具体实施例而不脱离范围的本发明。本申请旨在覆盖本文讨论的具体实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等同来限定。