本发明实施例是涉及一种半导体结构。
背景技术：
集成电路(Integrated circuit，IC)经常与被例如金属线及多晶硅线等导电迹线连接的装置(例如，晶体管、电阻器、电容器等)一起进行设计，以形成电路。集成电路中的装置通过光刻工艺而形成，所述光刻工艺包括使用光致抗蚀剂、光刻掩模、专业光源、以及各种蚀刻剂。
技术实现要素：
根据本发明的实施例，半导体结构包括安置于所述半导体结构的第一垂直水平面中的第一有源半导体区。所述半导体结构也包括安置于所述第一垂直水平面中的第二有源半导体区，其中所述第二有源半导体区与所述第一有源半导体区在第一方向上间隔开一距离。所述半导体结构还包括安置于与所述第一垂直水平面相邻的第二垂直水平面中的第一导电结构。所述第一导电结构沿所述第一方向延伸且将所述第一有源半导体区电耦接至所述第二有源半导体区。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A说明根据一些实施例的半导体结构的俯视图。
图1B说明根据一些实施例的图1A所示的半导体结构的剖视图。
图1C及图1D说明根据一些实施例的图1A及图1B所示的半导体结构的信号传输路径。
图1E、图1F、及图1G说明根据一些实施例的半导体结构的俯视图。
图2A至图2E说明根据一些实施例的其中导电结构用以在各晶体管之间提供电耦接的例子。
图3A及图3B说明根据一些实施例的在各标准存储单元(cell)之间形成电连接中使用的导电结构。
图4是绘示根据一些实施例的形成半导体结构的示例性方法的操作的流程图。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或例子。以下阐述组件及排列的具体例子以简化本公开内容。当然，这些仅为例子且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中所述第一特征与所述第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种例子中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个存储单元或特征与另一(其他)存储单元或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。结构可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
本发明实施例涉及半导体结构以及形成半导体结构的方法。在本文中所阐述的一些实施例中，利用导电结构(例如，金属线等)在半导体结构的各有源半导体区之间形成电连接。举例来说，在一些实施例中，使用导电结构在形成于衬底中的第一有源半导体区(例如，第一晶体管的源极区或漏极区)与形成于所述衬底中的第二有源半导体区(例如，第二晶体管的源极区或漏极区)之间形成电连接。在该些实施例中，所述导电结构直接形成于第一有源半导体区及第二有源半导体区之上(例如，与第一有源半导体区及第二有源半导体区直接接触)，从而使得这些有源区能够通过最小数量的垂直布线(routing)而电连接。
如以下进一步详细地所阐述，本发明实施例的技术与需要较大程度的垂直布线以实现相同的电连接的其他技术形成对比。与其他技术相比，本发明实施例的技术因此利用较少的布线空间及较少的布线材料(例如，金属材料等)与较少的寄生电容。以下详细地阐述本发明实施例的这些优点及其他优点。
图1A说明半导体结构的俯视图，且图1B说明所述半导体结构的沿图1A中所示的切线A-A’的剖视图。所述半导体结构包括安置于第一垂直水平面104中的第一有源半导体区102。在一些实施例中，第一有源半导体区102(也可被称作氧化物定义(oxide definition，OD)区或有源装置区)包括晶体管的源极区或漏极区(例如，源极扩散区或漏极扩散区)。在一些实施例中，第一有源半导体区102形成于衬底124(例如，硅衬底或其它半导体衬底等)中。此外，在一些实施例中，第一有源半导体区102包括经掺杂半导体区，例如的已掺杂p型或n型的一部分。
图1A及图1B所示的半导体结构还包括安置于第一垂直水平面104中的第二有源半导体区120。第二有源半导体区120与第一有源半导体区102在y方向上间隔开距离109。在一些实施例中，与第一有源半导体区102类似，第二有源半导体区120包括晶体管的源极区或漏极区。具体来说，在一些实施例中，第一有源半导体区102包括第一晶体管的源极区或漏极区，且第二有源半导体区120包括第二晶体管的源极区或漏极区。在一些实施例中，第二有源半导体区120包括经掺杂半导体区，例如已掺杂p型或n型的一部分。
在图1A及图1B所示的例子中，第一有源半导体区102与第二有源半导体区120彼此不接触(例如，直接接触)。因此，为了使第一有源半导体区102与第二有源半导体区120能够进行通信(例如，在第一有源半导体区102与第二有源半导体区120之间通过信号连结、电压、或电流等)，在第一有源半导体区102与第二有源半导体区120之间作出电连接。在一些实施例中，利用第一导电结构108来形成这种电连接。如图1A及图1B中所示，第一导电结构108在第一有源半导体区102与第二有源半导体区120之间在y方向上延伸，从而在第一有源半导体区102与第二有源半导体区120之间形成电连接。
在一些实施例中，第一有源半导体区102及第二有源半导体区120作为前段(front-end-of-line，FEOL)工艺的一部分而形成，且第一导电结构108是作为中段(middle-end-of-line，MEOL)工艺的一部分而形成的金属线。半导体制作工艺经常视为包括前段部分、中段部分、以及后段(back-end-of-line，BEOL)部分。举例来说，前段是半导体制作工艺(例如，集成电路制作工艺)的第一部分，由此在半导体晶片上将单独的有源装置图案化。在实施例中，前段工艺包括选择将使用的半导体晶片的类型、对所述晶片进行化学-机械平坦化及清洁、浅沟槽隔离(shallow trench isolation，STI)、井形成、栅极模组形成、以及源极及漏极生成等。在实施例中，前段工艺不包括金属互连层的沉积。在实施例中，中段工艺发生在前段工艺之后且包括栅极接触形成以及部份的金属导线连接层(金属“MD,M0”层)。举例来说，后段是半导体制作工艺的最后部分，由此单独的装置(例如，晶体管、电容器、电阻器等)与介层孔以及导电迹线互连。
在一些实施例中，第一导电结构108形成于直接安置于第一有源半导体区102及第二有源半导体区120上方(例如，直接位于氧化物定义区上方、直接位于有源装置区上方等)的金属层中。直接安置于第一有源半导体区102及第二有源半导体区120上方的金属层有时被称作金属“MD”层。在实施例中，金属MD层是作为中段工艺的一部分而形成的层。
第一导电结构108形成于与第一垂直水平面104相邻的第二垂直水平面110中，在第一垂直水平面104中形成有第一有源半导体区102及第二有源半导体区120。在图1B所示的实施例中，第一导电结构108形成于第一有源半导体区102及第二有源半导体区120上方。然而，在其他实施例中，第一导电结构108形成于与第一垂直水平面104相邻且位于第一垂直水平面104下方的垂直水平面中。在一些实施例中，第一导电结构108接触(例如，直接接触)第一有源半导体区102及第二有源半导体区120。
图1A及图1B所示的半导体结构还包括第一介层孔112，第一介层孔112接触安置于第一有源半导体区102上方的第一导电结构108的一部分。如图1B中所示，第一介层孔112安置于位于第二垂直水平面110上方的第三垂直水平面114中。第二导电结构116接触第一介层孔112并安置于位于第三垂直水平面114上方的第四垂直水平面118中。第二介层孔121接触安置于第二有源半导体区120上方的第一导电结构108的一部分。如图1B中所示，第二介层孔121安置于第三垂直水平面114中。第三导电结构122接触第二介层孔121并安置于第四垂直水平面118中。
在图1A及图1B所示的实施例中，第二导电结构116及第三导电结构122在x方向上延伸。第二导电结构116及第三导电结构122延伸的方向垂直于第一导电结构108延伸的方向。因此，在图1A至图1E所示的实施例中，第一导电结构108在y方向上延伸，且第二导电结构116及第三导电结构122在x方向上延伸。在其他实施例中，第一导电结构108在x方向上延伸，且第二导电结构116及第三导电结构122在y方向上延伸。
在一些实施例中，第二导电结构116及第三导电结构122作为中段工艺或后段工艺的部分而形成。在一些实施例中，第二导电结构116及第三导电结构122形成于安置于第一介层孔112及第二介层孔121上方的第0金属层(M0)内。如上所述，在一些实施例中，第一导电结构108形成于安置于第一有源半导体区102及第二有源半导体区120上方的金属“MD”层内。在一些实施例中，MD层及M0层中的每一者可包括在一个方向上延伸的金属线。此外，在这些实施例下，形成于MD层中的金属线的方向垂直于形成于M0层中的金属线的方向。因此，如上所述，在图1A及图1B所示的实施例中，形成于MD层内的第一导电结构108在y方向上延伸，且形成于M0层内的第二导电结构116及第三导电结构122在x方向上延伸。
在一些实施例中，第二导电结构116及第三导电结构122包括用于向半导体结构提供信号(例如，电压信号、电流信号、另一种类型的信号等)并自所述半导体结构接收信号的金属触点。为了说明第二导电结构116及第三导电结构122的这种使用，请参照图1C及图1D。这些图绘示通过第三导电结构122输入至半导体结构的信号。如图中所示，所述信号通过第二介层孔121、第一导电结构108、及第一介层孔112传播。所述信号在第二导电结构116处被接收。在一些实施例中，由于第一导电结构108电耦接至第一有源半导体区102及第二有源半导体区120(如上所述)，因此所述信号也传播至半导体结构的第一有源半导体区102及第二有源半导体区120。
使用第一导电结构108在第一有源半导体区102与第二有源半导体区120之间提供电连接与其他技术不同。在其他技术中，利用具有较大数量的垂直布线的结构在第一有源半导体区102与第二有源半导体区120之间提供电连接。具体来说，在其他技术中，在直接位于第一有源半导体区102与第二有源半导体区120上方的层(例如，MD层)中形成的金属线并不自第一有源半导体区102延伸至第二有源半导体区120，且因此并不在第一有源半导体区102与第二有源半导体区120之间提供电耦接。在其他技术中的一些技术中，在直接位于第一有源半导体区102与第二有源半导体区120上方的层中形成的金属线被“切断(cut)”。因此，所述金属线的第一部分接触第一有源半导体区102，且所述金属线的第二部分接触第二有源半导体区120，但由于所述切断，所述金属线的这些部分并不直接电连接且因此并不在第一有源半导体区102与第二有源半导体区120之间提供电连接。因此，在其他技术中，为了在第一有源半导体区102与第二有源半导体区120之间提供电连接，要利用垂直布线。
在其他技术的一些实施例中，在第1金属层(M1)中形成的金属线在第一有源半导体区102与第二有源半导体区120之间延伸。M1金属层在以上提及的M0金属层上方相对于衬底而形成。M1金属层不与包括第一有源半导体区102与第二有源半导体区120的第一垂直水平面104相邻，而是与第一垂直水平面104间隔开若干层(例如，在一些实施例中，上述的MD金属层及M0金属层间隔开M1金属层与第一垂直水平面104)。因此，为了使在M1层中形成的金属线能够将第一有源半导体区102与第二有源半导体区120电耦接至一起，利用垂直布线结构将第一有源半导体区102与第二有源半导体区120连接至在M1层中形成的金属线。在一些实施例中，所述垂直布线结构包括多个介层孔及/或多个导电结构。这些技术可利用相对大量的布线材料(例如，金属材料等)及相对大量的布线空间。所述相对大量的布线材料可产生不需要的寄生电容。
与上述其他技术相比，本发明的实施例利用不会被切断的第一导电结构108，因此使得第一导电结构108能够在第一有源半导体区102与第二有源半导体区120之间延伸并在第一有源半导体区102与第二有源半导体区120之间提供电连接。在本发明的实施例中，第一导电结构108直接形成于有源半导体第一有源半导体区102与第二有源半导体区120之上(例如，与有源半导体第一有源半导体区102与第二有源半导体区120直接接触)，从而使得第一有源半导体区102与第二有源半导体区120能够通过最小数量的垂直布线而电连接。与其他技术相比，本发明的实施例因此利用较少量的布线空间及较少量的布线材料以产生较少的寄生电容。以下阐释由本发明的实施例提供的其他优点。
如上所述，在本发明的一些实施例中，第一导电结构108形成于直接安置于有源半导体第一有源半导体区102与第二有源半导体区120上方的金属“MD”层内。在一些实施例中，MD层作为中段工艺的一部分而形成，且不是作为后段工艺的一部分而形成。相比之下，在上述其他技术中，第一有源半导体区102与第二有源半导体区120之间的电耦接是使用作为后段工艺的一部分而形成的M1层中的金属线而实现。因此应注意，本发明的实施例不同于这些其他实施例，这是因为本发明的实施例在(i)不使用M1金属层，且(ii)不使用后段工艺的条件下实现第一有源半导体区102与第二有源半导体区120之间的电耦接。
尽管图1A至图1D所示的实施例包括安置于衬底124内(例如，安置于硅衬底内)的第一有源半导体区102与第二有源半导体区120，但在本发明的其他实施例中，第一有源半导体区102与第二有源半导体区120形成于位于衬底124上方的半导体层中。此外，应注意，本发明实施例的技术并不仅限于图1A至图1D中所示的特定结构，且本文中所阐述的技术可在各种各样的其他结构中得以利用。在图1E至图1G中示出该种其他结构的例子。
图1E所示的实施例与图1A至图1D所示的实施例相似，但不包括第二介层孔121。同样地，图1F所示的实施例与图1A至图1D所示的实施例相似，但不包括第一介层孔112。图1E及图1F所示的实施例反映了在一些实例中，可省略第一介层孔112或第二介层孔121以进一步减少布线材料的数量这一事实。应注意，第一介层孔112或第二介层孔121的移除并不影响第一有源半导体区102与第二有源半导体区120之间的电连接，这是因为第一有源半导体区102与第二有源半导体区120通过第一导电结构108而电连接。在图1G所示的实施例中，第一导电结构108比在图1A至图1F所示的实施例中的第一导电结构108长。此外，在图1G所示的实施例中，利用不包括在图1A至图1F所示的实施例中的介层孔150以及导电结构152。介层孔150安置于第三垂直水平面114中，且导电结构152安置于第四垂直水平面118中。图1G所示的实施例提供触点(例如，通过介层孔150以及导电结构152而形成)，所述触点不直接安置于第一有源半导体区102或第二有源半导体区120的上方。另外，可以看出，图1G所示的实施例既不包括图1A至图1D所示的第一介层孔112也不包括图1A至图1D所示的第二介层孔121。
在一些实施例中，本发明实施例的技术用以在晶体管之间提供电耦接。为了说明该种实施例，请参照图2A。此图绘示在层204中形成的第一有源半导体区208及第二有源半导体区212。在实施例中，第一有源半导体区208与图1A至图1G所示的第一有源半导体区102相似或相同，且第二有源半导体区212与图1A至图1G所示的第二有源半导体区120相似或相同。在实施例中，层204包括衬底或衬底的一部分。在图2A所示的实施例中，如图中所示，第一有源半导体区208及第二有源半导体区212是在x方向上延伸的平行有源半导体区。
如图2B中所示，多个栅极206A、206B、206C形成于层204之上，从而覆盖第一有源半导体区208的一部分及第二有源半导体区212的一部分。在一些实施例中，栅极206A、206B、206C中的每一者包括栅极介电(例如，包括例如高K材料等绝缘材料的栅极介电)以及形成于所述栅极介电之上的多晶硅或金属结构。在一些实施例中，第一晶体管的第一源极区及第一漏极区在栅极206B的相对两侧上安置于第一有源半导体区208中。第一晶体管的沟道区安置于位于栅极206B之下的第一有源半导体区208中。相似地，在一些实施例中，第二晶体管的第二源极区及第二漏极区在栅极206B的相对两侧上安置于第二有源半导体区212中。第二晶体管的沟道区安置于位于栅极206B之下的第二有源半导体区212中。
在图2A及图2B所示的例子中，第一有源半导体区208与第二有源半导体区212在y方向上彼此间隔开距离213。在一些实施例中，为了将第一有源半导体区208电耦接至第二有源半导体区212，而利用图2C中所示的导电结构216。导电结构216与以上参照图1A至图1G所阐述的第一导电结构108相同或相似。因此，在一些实施例中，导电结构216在y方向上延伸且直接形成于第一有源半导体区208与第二有源半导体区212之上(例如，与第一有源半导体区208及第二有源半导体区212直接接触)。导电结构216安置于与其中安置有第一有源半导体区208与第二有源半导体区212的垂直水平面相邻的垂直水平面中，从而通过最小数量的垂直布线在第一有源半导体区208与第二有源半导体区212之间提供电连接。
在一些实施例中，通过将第一有源半导体区208电耦接至第二有源半导体区212，导电结构216将第一晶体管的漏极区或源极区电耦接至第二晶体管的漏极区或源极区。具体来说，如上所述，第一晶体管的第一漏极区及第一源极区在栅极206B的相对两侧上形成于第一有源半导体区208中，且第二晶体管的第二漏极区及第二源极区在栅极206B的相对两侧上形成于第二有源半导体区212中。因此，通过形成如图2C中所示的导电结构216，在一些实施例中，导电结构216在第一晶体管的源极区或漏极区与第二晶体管的源极区或漏极区之间提供电耦接。
在一些实施例中，如图2C中所示，图2A至图2C所示的结构形成存储单元202(例如，标准存储单元)。因此，在图2C中，导电结构216于在第一有源半导体区208与第二有源半导体区212之间提供电连接时提供存储单元内连接(intra-cell connection)。图2D及图2E说明用于形成存储单元内连接的其他导电结构的使用。图2D绘示包括形成于层244中的有源半导体区226、230、234、238的存储单元220。在实施例中，有源半导体区226、230、234、238与图1A至图1G所示的第一有源半导体区102与第二有源半导体区120相似或相同。在实施例中，层244包括衬底或衬底的一部分。如图中所示，栅极222A、222B、222C、224A、224B、224C形成于层244之上。与以上参照图1A至图1G所阐述的第一导电结构108相似的导电结构242在有源半导体区230、234、238之间形成电连接。与图2C中绘示的“单高度”存储单元202相比，图2D所示的存储单元220可被称作“双倍高度”存储单元。
图2E绘示包括形成于层282中的有源半导体区256、260、264、268、272、276的存储单元250。在实施例中，有源半导体区256、260、264、268、272、276与图1A至图1G所示的第一有源半导体区102与第二有源半导体区120相似或相同。如图中所示，栅极250A、250B、250C、252A、252B、252C、254A、254B、254C形成于层282之上。与以上参照图1A至图1G所阐述的第一导电结构108相似的导电结构280在有源半导体区260、264、268、272之间形成电连接。图2E所示的存储单元250可被称作“三倍高度”存储单元。尽管在图中示出并在本文中阐述了单高度存储单元、双倍高度存储单元、及三倍高度存储单元，但应注意，本发明实施例的导电结构(例如，与图1A至图1G所示的第一导电结构108相似的导电结构等)可用以在具有各种其他高度的存储单元(例如，四倍高度存储单元等)中形成电连接。
如上所述，在图2C至图2E所示的实施例中，导电结构电连接单个存储单元的有源半导体区且因此提供存储单元内连接。相比之下，在图3A及图3B所示的实施例中，相似的导电结构用以电连接多个不同存储单元的有源半导体区且因此提供存储单元间连接。图3A绘示存储单元300、302，存储单元300、302中的每一者与图2B所示的存储单元相同或相似。导电结构304在相应的存储单元300、302的有源半导体区之间形成电连接。导电结构304与以上参照图1A至图1G所阐述的第一导电结构108相同或相似。
图3B绘示存储单元320、324、326，存储单元320、324、326中的每一者与图2B所示的存储单元相同或相似。导电结构328在相应的存储单元320、326的有源半导体区之间形成电连接。导电结构330电耦接至存储单元324的有源半导体区。导电结构328、330与以上参照图1A至图1G所阐述的第一导电结构108相同或相似。在一些实施例中，导电结构328、330形成于安置于图1B中所绘示的第二垂直水平面110中的金属“MD”层内。此外，在图3B所示的实施例中，导电结构332形成于安置于图1B中所绘示的第四垂直水平面118中的M0层内。形成于图1B中所绘示的第三垂直水平面114中的介层孔334、336将导电结构332分别电连接至导电结构328、330。如图中所示，通过这些连接，存储单元324的有源半导体区电耦接至相应的存储单元320、326的有源半导体区。
如上所述，在一些工艺技术下，MD层及M0层中的每一者可包括在一个方向上延伸的金属线。此外，在一些工艺技术下，在MD层中形成的金属线的方向垂直于在M0层中形成的金属线的方向。因此，在图3B所示的实施例中，在x方向上延伸的导电结构332(例如，M0金属线)以及在y方向上延伸的导电结构328、330(例如，MD金属线)二者均用以将存储单元324电耦接至其他存储单元320、326。
图4是绘示根据一些实施例的形成半导体结构的示例性方法的操作的流程图。为易于理解，参照以上图1A及图1B来阐述图4。但图4所示的工艺也适用于其他结构。在操作402处，在半导体结构的第一垂直水平面(例如，第一垂直水平面104)中形成第一有源半导体区(例如，第一有源半导体区102)。在操作404处，在所述第一垂直水平面中形成第二有源半导体区(例如，第二有源半导体区120)。第二有源半导体区与第一有源半导体区在第一方向上间隔开一距离(例如，图1A及图1B中的y方向上的距离109)。在操作406处，在与第一垂直水平面相邻的第二垂直水平面(例如，第二垂直水平面110)中形成第一导电结构(例如，第一导电结构108)。第一导电结构沿第一方向延伸且接触第一有源半导体区及第二有源半导体区。应注意，在实施例中，图4所示的操作402至操作406中的一些操作是同时地执行且不必依序地执行，且在实施例中，操作402至操作406的次序与图中所绘示的不同。
各种实施例中的本发明涉及半导体结构以及形成半导体结构的方法。一种示例性半导体结构包括安置于所述半导体结构的第一垂直水平面中的第一有源半导体区。所述半导体结构也包括安置于所述第一垂直水平面中的第二有源半导体区，其中所述第二有源半导体区与所述第一有源半导体区在第一方向上间隔开一距离。所述半导体结构还包括安置于与所述第一垂直水平面相邻的第二垂直水平面中的第一导电结构。所述第一导电结构沿所述第一方向延伸且将所述第一有源半导体区电耦接至所述第二有源半导体区。
在形成半导体结构的示例性方法中，在半导体结构的第一垂直水平面中形成第一有源半导体区。在所述第一垂直水平面中形成第二有源半导体区。所述第二有源半导体区与所述第一有源半导体区在第一方向上间隔开一距离。在与所述第一垂直水平面相邻的第二垂直水平面中形成第一导电结构。所述第一导电结构沿所述第一方向延伸并接触所述第一有源半导体区及所述第二有源半导体区。
一种示例性半导体结构包括安置于衬底中的第一有源半导体区。所述半导体结构也包括安置于所述衬底中的第二有源半导体区，其中所述第二有源半导体区与所述第一有源半导体区在一方向上间隔开一距离。所述半导体结构也包括导电结构，所述导电结构沿所述方向延伸且将所述第一有源半导体区电耦接至所述第二有源半导体区。所述导电结构接触所述第一有源半导体区及所述第二有源半导体区。
根据本发明的一些实施例，所述第一导电结构接触所述第一有源半导体区及所述第二有源半导体区。
根据本发明的一些实施例，所述第二垂直水平面位于所述第一垂直水平面上方。
根据本发明的一些实施例，所述第一有源半导体区与所述第二有源半导体区是在与所述第一方向垂直的第二方向上延伸的平行有源半导体区。
根据本发明的一些实施例，进一步包括：第一介层孔，接触安置于所述第一有源半导体区上方的所述第一导电结构的第一部分，所述第一介层孔安置于位于所述第二垂直水平面上方的第三垂直水平面中；以及第二导电结构，接触所述第一介层孔，所述第二导电结构安置于位于所述第三垂直水平面上方的第四垂直水平面中。
根据本发明的一些实施例，进一步包括：第二介层孔，接触安置于所述第二有源半导体区上方的所述第一导电结构的第二部分，所述第二介层孔安置于所述第三垂直水平面中；以及第三导电结构，接触所述第二介层孔，所述第三导电结构安置于所述第四垂直水平面中。
根据本发明的一些实施例，所述第一有源半导体区及所述第二有源半导体区安置于衬底中，所述半导体结构进一步包括：栅极，形成于所述衬底之上；第一晶体管的第一源极区与第一漏极区，在所述栅极的相对两侧上形成于所述第一有源半导体区中；以及第二晶体管的第二源极区与第二漏极区，在所述栅极的相对两侧上形成于所述第二有源半导体区中，其中所述第一导电结构将所述第一晶体管的所述第一源极区或所述第一漏极区电耦接至所述第二晶体管的所述第二源极区或所述第二漏极区。
根据本发明的一些实施例，所述第一导电结构具有比所述距离长或与所述距离相等的长度。
根据本发明的一些实施例，所述第一导电结构包括金属线。
根据本发明的一些实施例，所述第一导电结构将所述第一有源半导体区电耦接至所述第二有源半导体区。
根据本发明的一些实施例，所述第二垂直水平面位于所述第一垂直水平面上方。
根据本发明的一些实施例，进一步包括：形成第一介层孔，所述第一介层孔接触安置于所述第一有源半导体区上方的所述第一导电结构的第一部分，所述第一介层孔形成于位于所述第二垂直水平面上方的第三垂直水平面中；以及形成接触所述第一介层孔的第二导电结构，所述第二导电结构形成于位于所述第三垂直水平面上方的第四垂直水平面中。
根据本发明的一些实施例，进一步包括：形成第二介层孔，所述第二介层孔接触安置于所述第二有源半导体区上方的所述第一导电结构的第二部分，所述第二介层孔形成于所述第三垂直水平面中；以及形成接触所述第二介层孔的第三导电结构，所述第三导电结构形成于所述第四垂直水平面中。
根据本发明的一些实施例，所述第一有源半导体区及所述第二有源半导体区形成于衬底中，所述方法进一步包括：在所述衬底之上形成栅极；在所述栅极的相对两侧上在所述第一有源半导体区中形成第一晶体管的第一源极区及第一漏极区；以及在所述栅极的相对两侧上在所述第二有源半导体区中形成第二晶体管的第二源极区及第二漏极区，其中所述第一导电结构将所述第一晶体管的所述第一源极区或所述第一漏极区电耦接至所述第二晶体管的所述第二源极区或所述第二漏极区。
根据本发明的一些实施例，所述第一有源半导体区及所述第二有源半导体区是通过一个或多个前段(FEOL)工艺形成，且所述第一导电结构是通过一个或多个中段(MEOL)工艺形成。
根据本发明的一些实施例，所述第一导电结构不是通过后段(BEOL)工艺形成。
根据本发明的一些实施例，所述第一有源半导体区与所述第二有源半导体区是在与所述第一方向垂直的第二方向上延伸的平行有源半导体区。
根据本发明的一些实施例，进一步包括：栅极，形成于所述衬底之上；第一晶体管的第一源极区与第一漏极区，在所述栅极的相对两侧上形成于所述第一有源半导体区中；以及第二晶体管的第二源极区与第二漏极区，在所述栅极的相对两侧上形成于所述第二有源半导体区中，其中所述第一导电结构将所述第一晶体管的所述第一源极区或所述第一漏极区电耦接至所述第二晶体管的所述第二源极区或所述第二漏极区。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种变化、代替、及变更。