一种半导体器件结构的制造方法以及半导体器件结构与流程

本发明涉及半导体领域，特别涉及一种半导体器件结构的制造方法以及使用该制造方法形成的半导体器件结构。

背景技术：

传统cmos工艺虽然可以同时实现nmos管和pmos管，但是由于硅衬底的空穴的迁移率低于电子子迁移率，因此，nmos管的性能会优于pmos管，造成半导体器件的性能不佳。

技术实现要素：

针对现有技术中的缺陷，本发明的目的是提供一种半导体器件结构的制造方法以及使用该制造方法形成的半导体器件结构，该半导体器件结构的制造方法可以在cmos工艺中同时实现nmos管和pmos管，并且提高pmos管的性能。

根据本发明的一个方面提供一种半导体器件结构的制造方法，所述半导体器件结构的制造方法至少包括：在一基底的一侧形成第一晶体管，所述第一晶体管至少包括第一鳍部，所述第一鳍部形成于所述基底的一侧表面，且向远离所述基底的方向延伸；在所述第一晶体管远离所述基底的一侧形成第一隔离介质，所述第一隔离介质覆盖所述第一晶体管；对所述第一隔离介质图形化、形成开口部，所述开口部的位置与所述第一鳍部的位置相对应，且将第一鳍部显露于所述开口部；在所述第一隔离介质远离所述第一晶体管的一侧形成第二晶体管，所述第二晶体管至少包括第二鳍部，所述第二鳍部设置于所述开口部内，且由所述开口部向远离所述第一鳍部的方向延伸。

可选地，在所述形成第一晶体管的步骤中还包括：对一衬底图形化、形成所述基底以及所述第一鳍部；在所述基底和所述第一鳍部上形成第一栅介质，所述第一栅介质至少包括：第一介质层，形成于所述基底上；第二介质层，由所述第一介质层向远离所述第一介质层的方向延伸，且位于所述第一鳍部的外侧；在所述第一介质层上形成所述第一栅电极，所述第一栅电极覆盖所述第一鳍部以及第二介质层；在所述基底的一侧形成第二隔离介质，所述第二隔离介质覆盖所述第一介质层和所述第一栅电极；对所述第一鳍部、第二介质层、第一栅电极以及第二隔离介质平坦化，使所述第一鳍部、第二介质层、第一栅电极以及第二隔离介质在所述第一鳍部的延伸方向上齐平。

可选地，所述对一衬底图形化、形成所述基底以及所述第一鳍部包括：在所述衬底上形成阻挡层，所述阻挡层与所述第一鳍部的位置相对应；在所述阻挡层的阻挡下图形化、形成所述第一鳍部。

可选地，通过所述形成第一栅电极的步骤，所述第一栅电极覆盖所述阻挡层。

可选地，通过所述第一鳍部、第二介质层、第一栅电极以及第二隔离介质平坦化的步骤，所述第一鳍部、第二介质层、第一栅电极以及第二隔离介质的远离所述基底的一侧表面位于所述阻挡层下方。

可选地，通过所述形成第一隔离介质的步骤，所述第一隔离介质覆盖所述第一鳍部、第二介质层、第一栅电极、第二隔离介质以及阻挡层。

可选地，在所述形成第二晶体管的步骤中还包括：在所述开口部内形成第二鳍部，所述第二鳍部由所述开口部向远离所述第一鳍部的方向延伸；在所述第一隔离介质上形成第二栅介质，所述第二栅介质覆盖所述第二鳍部；在所述第一隔离介质上形成第二栅电极，所述第二栅电极覆盖所述第二栅介质。

可选地，在所述形成第二晶体管的步骤完成后，还包括：将第一栅电极和第二栅电极分别引出。

可选地，所述第一晶体管为nmos晶体管、第二晶体管为pmos晶体管，所述基底和所述第一鳍部由硅材料形成，所述第二鳍部由锗材料形成。

可选地，所述第一隔离介质的材料与所述第二隔离介质的材料相同。

根据本发明的另一个方面，还提供一种半导体器件结构，所述半导体器件结构包括：基底；第一晶体管，设置于所述基底的一侧，所述第一晶体管至少包括第一鳍部，所述第一鳍部设置于所述基底的一侧表面，且向远离所述基底的方向延伸；第一隔离介质，设置于所述第一晶体管远离所述基底的一侧覆盖所述第一晶体管，其中，所述第一隔离介质包括一开口部，所述开口部的位置与所述第一鳍部的位置相对应，所述第一鳍部显露于所述开口部；第二晶体管，设置于所述第一隔离介质远离所述第一晶体管的一侧，所述第二晶体管至少包括第二鳍部，所述第二鳍部设置于所述开口部内，且由所述开口部向远离所述第一鳍部的方向延伸。

可选地，所述第一晶体管还包括：第一栅介质，所述第一栅介质至少包括：第一介质层，形成于所述基底上；第二介质层，由所述第一介质层向远离所述第一介质层的方向延伸，且位于所述第一鳍部的外侧；第一栅电极，设置于所述第一介质层上且所述第一栅电极覆盖所述第一鳍部以及第二介质层；其中，所述第一鳍部、第二介质层以及第一栅电极在所述第一鳍部的延伸方向上齐平；所述第二晶体管还包括：第二栅介质，设置于所述第一隔离介质上，所述第二栅介质覆盖所述第二鳍部；第二栅电极，设置于所述第一隔离介质上，所述第二栅电极覆盖所述第二栅介质。

相比于现有技术，本发明实施例提供的半导体器件结构的制造方法以及使用该制造方法形成的半导体器件结构，以层叠的方式可以在cmos工艺中同时实现nmos管和pmos管。此外，该半导体器件结构中，利用第一鳍部和第二鳍部之间的结构(开口部内的第二鳍部)实现了第一晶体管和第二晶体管之间的隔离。并且还可以将锗材料材料引入pmos沟道结构中，以提升pmos管的性能。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为本发明的一个实施例的半导体器件结构的制造方法的流程图；

图2为本发明的一个实施例的半导体器件结构的制造方法中形成第一晶体管的各个步骤的流程图；

图3为本发明的一个实施例的半导体器件结构的制造方法中对衬底图形化后的截面结构示意图；

图4为本发明的一个实施例的半导体器件结构的制造方法中形成第一栅介质后的截面结构示意图；

图5为本发明的一个实施例的半导体器件结构的制造方法中形成第一栅电极后的截面结构示意图；

图6为本发明的一个实施例的半导体器件结构的制造方法中形成第二隔离介质后的截面结构示意图；

图7为本发明的一个实施例的半导体器件结构的制造方法中对第一鳍部、第二介质层、第一栅电极以及第二隔离介质平坦化后的截面结构示意图；

图8为本发明的一个实施例的半导体器件结构的制造方法中形成第一隔离介质后的截面结构示意图；

图9为本发明的一个实施例的半导体器件结构的制造方法中对第一隔离介质图形化后的截面结构示意图；

图10为本发明的一个实施例的半导体器件结构的制造方法中形成第二晶体管的各个步骤的流程图；

图11为本发明的一个实施例的半导体器件结构的制造方法中在开口部内形成第二鳍部并形成第二栅介质后的截面结构示意图；以及

图12为本发明的一个实施例的半导体器件结构的制造方法中形成第二栅电极质后的截面结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员应意识到，没有特定细节中的一个或更多，或者采用其它的方法、组元、材料等，也可以实践本发明的技术方案。在某些情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明。

根据本发明的主旨构思，本发明的半导体器件结构的制造方法至少包括：在一基底的一侧形成第一晶体管，所述第一晶体管至少包括第一鳍部，所述第一鳍部形成于所述基底的一侧表面，且向远离所述基底的方向延伸；在所述第一晶体管远离所述基底的一侧形成第一隔离介质，所述第一隔离介质覆盖所述第一晶体管；对所述第一隔离介质图形化、形成开口部，所述开口部的位置与所述第一鳍部的位置相对应，且将第一鳍部显露于所述开口部；在所述第一隔离介质远离所述第一晶体管的一侧形成第二晶体管，所述第二晶体管至少包括第二鳍部，所述第二鳍部设置于所述开口部内，且由所述开口部向远离所述第一鳍部的方向延伸。

下面结合附图和实施例对本发明的技术内容进行进一步地说明。

请参见图1，其示出了本发明的一个实施例的半导体器件结构的制造方法的流程图。具体来说，如图1所示，在本发明的实施例中，所述半导体基板的斜面图形化方法至少包括如下步骤：

步骤s10：在一基底的一侧形成第一晶体管。具体来说，所述第一晶体管至少包括第一鳍部，所述第一鳍部形成于所述基底的一侧表面，且向远离所述基底的方向延伸。下面结合图2至图7对上述步骤s10进行具体说明。

请参见图2，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第一晶体管的各个步骤的流程图。具体来说，在形成第一晶体管的步骤中还包括：

步骤s101：对一衬底图形化、形成基底10以及第一鳍部11。请参见图3，其示出了本发明的一个实施例的半导体器件结构的制造方法中对衬底图形化后的截面结构示意图。具体来说，对一衬底图形化、形成基底以及第一鳍部的步骤包括：在衬底上形成阻挡层。其中，阻挡层与第一鳍部的位置相对应，进而，在该步骤s101中，在阻挡层的阻挡下图形化、形成第一鳍部，其中，图形化可以是指对衬底上阻挡层以外的区域进行刻蚀。如图3所示，第一鳍部11形成于基底10的上表面，且向上延伸。阻挡层5位于第一鳍部11的上表面、且覆盖第一鳍部11的上表面。在图3所示的实施例中，衬底可以是一硅衬底，即形成的基底10以及第一鳍部均由硅材料形成，进而，形成的第一晶体管为nmos晶体管。

步骤s102：在基底和第一鳍部上形成第一栅介质。请参见图4，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第一栅介质后的截面结构示意图。如图4所示，第一栅介质至少包括第一介质层121和第二介质层122。第一介质层121形成于基底10上。第二介质层122由第一介质层121向远离第一介质层121的方向(图4中为向上)延伸，且位于第一鳍部11的外侧。其中，由于第一鳍部11的上表面形成有阻挡层5，因此，第一栅介质并不覆盖阻挡层5，进而，上述第二介质层122位于第一鳍部11的外侧在图4中仅指左右两侧。

步骤s103：在第一介质层上形成第一栅电极。请参见图5，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第一栅电极后的截面结构示意图。具体来说，上述步骤s103中形成第一栅电极的步骤中包括对第一栅电极图形化的步骤，图5所示的结构是图形化后的结构，如图5所示，第一栅电极13覆盖第一鳍部11以及第二介质层122。更具体地，由于在此实施例中，第一鳍部11的上表面还形成有阻挡层5，因此，第一栅电极13还覆盖阻挡层5，即在图5中，第一栅电极13位于阻挡层5的上方以及阻挡层5和第二介质层122的两侧。

步骤s104：在基底的一侧形成第二隔离介质，第二隔离介质覆盖第一介质层和第一栅电极。请参见图6，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第二隔离介质后的截面结构示意图。在图6所示的实施例中，第二隔离介质32从上方覆盖第一介质层121和第一栅电极13。

步骤s105：对第一鳍部、第二介质层、第一栅电极以及第二隔离介质平坦化，使第一鳍部、第二介质层、第一栅电极以及第一隔离介质在第一鳍部的延伸方向上齐平。请参见图7，其示出了本发明的一个实施例的半导体器件结构的制造方法中对第一鳍部、第二介质层、第一栅电极以及第二隔离介质平坦化后的截面结构示意图。如图7所示，对第一鳍部11、第二介质层122、第一栅电极13以及第二隔离介质32平坦化后，第一鳍部11、第二介质层122、第一栅电极13以及第二隔离介质32在第一鳍部的延伸方向上齐平(图7中为沿竖直方向上，第一鳍部11、第二介质层122、第一栅电极13以及第二隔离介质32的上表面齐平)。进一步地，如图7所示，完成上述步骤s105后，第一鳍部11、第二介质层122、第一栅电极13以及第二隔离介质32的远离基底10的一侧表面(图7中齐平的上表面)位于阻挡层5下方。需要说明的是，第一鳍部11、第二介质层122、第一栅电极13以及第二隔离介质32的远离基底10的一侧表面齐平、且位于阻挡层5下方，因此，可以避免后续在第一鳍部11的上方形成第二鳍部21时(可参见下文)，第二鳍部21与第二介质层122、第一栅电极13可能产生的接触而产生半导体器件结构的性能产生影响。

步骤s20：在第一晶体管远离基底的一侧形成第一隔离介质，第一隔离介质覆盖第一晶体管。具体来说，请参见图8，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第一隔离介质后的截面结构示意图。在图8所示的实施例中，由于第一鳍部11的上表面还形成有阻挡层5，并且第二介质层122、第一栅电极13、第二隔离介质32的上表面齐平，因此，如图8所示，在形成第一隔离介质的步骤中，第一隔离介质31实际上是覆盖第二介质层122、第一栅电极13、第二隔离介质32以及阻挡层5。可选地，第一隔离介质31的材料与第二隔离介质32的材料相同。

步骤s30：对第一隔离介质图形化、形成开口部。具体来说，请参见图9，其示出了本发明的一个实施例的半导体器件结构的制造方法中对第一隔离介质图形化后的截面结构示意图。如图9所示，开口部311的位置与第一鳍部11的位置相对应，且将第一鳍部11显露于开口部311。更具体来说，在图9所示的实施例中，开口部311的尺寸和位置与第一鳍部完全对应，进而，使第一鳍部11的整个上表面显露于整个开口部311内。进一步地，由于在此实施例中，第一鳍部11的上表面还形成有阻挡层5，因此，为了使第一鳍部11显露于开口部311，在对第一隔离介质图形化的步骤中还包括：去除与开口部311的位置相对应的阻挡层。

步骤s40：在第一隔离介质远离第一晶体管的一侧形成第二晶体管。具体来说，所述第二晶体管至少包括第二鳍部，第二鳍部设置于开口部内，且由开口部向远离第一鳍部的方向延伸。下面结合图10至图12对上述步骤s40进行具体说明。

请参见图10，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第二晶体管的各个步骤的流程图。具体来说，在形成第二晶体管的步骤中还包括：

步骤s401：在开口部内形成第二鳍部。请参见图11，其示出了本发明的一个实施例的半导体器件结构的制造方法中在开口部内形成第二鳍部并形成第二栅介质后的截面结构示意图。如图11所示，第二鳍部21设置于开口部311内，且由开口部311向远离第一鳍部11的方向延伸。其中，第二鳍部21位于开口部311内的部分将开口部311填充满，并且与第一鳍部11相接触。本发明中为了cmos工艺中同时实现nmos管和pmos管，因此，第二晶体管为pmos晶体管，进而，可选地，第二鳍部21由锗材料形成。其中，第二鳍部21位于开口部311内的部分可以对第二鳍部21位于开口部311外的部分以及第一鳍部11实现良好的隔离作用，也可以在此处形成pn结进行进一步的隔离。

步骤s402：在第一隔离介质上形成第二栅介质。在图11所示实施例中，第二栅介质22覆盖第二鳍部21，即如图11所示的第二栅介质22位于第二鳍部21的两侧以及上方。

步骤s403：在第一隔离介质上形成第二栅电极。请参见图12，其示出了本发明的一个实施例的半导体器件结构的制造方法中形成第二栅电极质后的截面结构示意图。具体来说，在图12所示实施例中，第二栅电极23覆盖第二栅介质22，即如图12所示的第二栅电极23位于第二栅介质22的两侧以及上方。

进一步地，在图1所示的实施例中，在所述形成第二晶体管的步骤完成后，还包括：

步骤s50：将第一栅电极和第二栅电极分别引出。具体来说，对于第一晶体管而言，第一栅电极13可以具有一引出区域(图中未示出)，进而，第一栅电极13可以从该引出区域引出；对于第二晶体管而言，类似地，第二栅电极23也可以具有一引出区域，第二栅电极23可以从该引出区域引出。进一步地，在图12所示的实施例中，由于第二晶体管中，第二鳍部21的上方也覆盖有第二栅电极23，因此，第二栅电极23也可以由位于第二鳍部21上方的部分引出，在此不予赘述。

进一步地，本发明还提供一种上述半导体器件结构的制造方法形成的半导体器件结构。结合图12所示，所述半导体器件结构至少包括：基底10、第一晶体管、第一隔离介质31以及第二晶体管。

第一晶体管设置于基底10的一侧(图12中为上侧)。第一晶体管至少包括第一鳍部11。第一鳍部11设置于基底10的一侧表面(图12中为上表面)，且向远离基底10的方向(图12中为向上)延伸。在图12所示的实施例中，第一晶体管还包括第一栅介质12和第一栅电极13。第一栅介质包括第一介质层121和第二介质层122。第一介质层121形成于基底10上。第二介质层122由第一介质层121向远离第一介质层121的方向(图12中为向上)延伸，且位于第一鳍部11的外侧。第一栅电极13设置于第一介质层121上且第一栅电极13覆盖第一鳍部11以及第二介质层122。更具体地，在图12所示的实施例中，第一鳍部11、第二介质层122以及第一栅电极13在第一鳍部11的延伸方向上齐平(图12中为垂直方向上上表面齐平)。

第一隔离介质31设置于第一晶体管远离基底10的一侧覆盖第一晶体管。其中，第一隔离介质31包括一开口部311，开口部311的位置与第一鳍部11的位置相对应，第一鳍部11显露于开口部311。

第二晶体管设置于第一隔离介质31远离第一晶体管的一侧，第二晶体管至少包括第二鳍部21。第二鳍部21设置于开口部311内，且由开口部311向远离第一鳍部11的方向延伸。如图12所示，第二晶体管还包括第二栅介质22和第二栅电极23。第二栅介质22设置于第一隔离介质121上，且覆盖第二鳍部21。第二栅电极23设置于第一隔离介质31上，且覆盖第二栅介质22。

综上所述，本发明实施例提供的半导体器件结构的制造方法以及使用该制造方法形成的半导体器件结构，以层叠的方式可以在cmos工艺中同时实现nmos管和pmos管。此外，该半导体器件结构中，利用第一鳍部和第二鳍部之间的结构(开口部内的第二鳍部)实现了第一晶体管和第二晶体管之间的隔离。并且还可以将锗材料材料引入pmos沟道结构中，以提升pmos管的性能。

虽然本发明已以可选实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此，本发明的保护范围当视权利要求书所界定的范围为准。