半导体器件和形成半导体器件的方法与流程

本公开总体涉及半导体器件和形成半导体器件的方法。

背景技术：

半导体器件用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机、以及其他电子设备。半导体器件通常通过以下步骤来制造：在半导体衬底上方顺序沉积绝缘或电介质材料层、导电材料层、以及半导体材料层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征大小来持续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成在给定区域中。然而，随着最小特征大小的减小，出现了应该解决的其他问题。

技术实现要素：

根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成第一鳍和第二鳍；在所述第一鳍上方形成第一虚设栅极结构并且在所述第二鳍上方形成第二虚设栅极结构；在所述第一鳍上、所述第二鳍上、所述第一虚设栅极结构上以及所述第二虚设栅极结构上沉积第一层碳氧化硅材料；通过所述第一层碳氧化硅材料将杂质注入到所述第一鳍和所述第二鳍中；在注入杂质之后，在所述第一层碳氧化硅材料上方沉积第二层碳氧化硅材料；在沉积所述第二层碳氧化硅材料之后，对所述第一鳍和所述第二鳍执行湿法清洁工艺；在所述第二鳍和所述第二虚设栅极结构上方形成第一掩模；凹陷与所述第一虚设栅极结构相邻的所述第一鳍，以在所述第一鳍中形成第一凹槽；在凹陷所述第一鳍之后，对所述第一鳍和所述第二鳍执行所述湿法清洁工艺；在所述第一鳍和所述第一虚设栅极结构上方形成第二掩模；凹陷与所述第二虚设栅极结构相邻的所述第二鳍，以在所述第二鳍中形成第二凹槽；以及执行外延工艺以同时形成所述第一凹槽中的第一外延源极/漏极区域和所述第二凹槽中的第二外延源极/漏极区域。

根据本公开的另一实施例，提供了一种形成半导体器件的方法，包括：图案化衬底以形成多个第一鳍和多个第二鳍；在所述多个第一鳍上形成多个第一虚设栅极结构；在所述多个第二鳍上形成多个第二虚设栅极结构；在所述多个第一虚设栅极结构上形成多个第一间隔件结构；在所述多个第二虚设栅极结构上形成多个第二间隔件结构，其中，所述多个第一间隔件结构和所述多个第二间隔件结构包括低k电介质材料；在所述多个第一鳍中形成第一凹槽，包括：执行第一湿法除渣工艺；并且执行第一各向异性蚀刻工艺以在所述多个第一鳍中形成第一凹槽；在所述多个第一鳍中形成所述第一凹槽之后，在所述多个第二鳍中形成第二凹槽，包括：执行第二湿法除渣工艺；并且执行第二各向异性蚀刻工艺以在所述多个第二鳍中形成第二凹槽；以及在所述第一凹槽中外延生长第一源极/漏极结构并且在所述第二凹槽中外延生长第二源极/漏极结构。

根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；在所述第一鳍上方并且沿着所述第一鳍的侧壁形成第一栅极堆叠；沿着所述第一栅极堆叠的侧壁形成第一间隔件，所述第一间隔件包括第一碳氧化硅组合物；沿着所述第一间隔件的侧壁形成第二间隔件，所述第二间隔件包括第二碳氧化硅组合物；沿着所述第二间隔件的侧壁形成第三间隔件，所述第三间隔件包括氮化硅；以及在所述第一鳍中并且与所述第三间隔件相邻形成第一外延源极/漏极区域。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出根据一些实施例的三维视图中的finfet的实例。

图2、3、4、5、6、7、8a、8b、9a和9b是根据一些实施例的finfet的制造的中间阶段的截面图。

图10是示出根据一些实施例的finfet器件的寄生电容相对于finfet器件的间隔件的电介质常数的变化的模拟数据的曲线图。

图11a和图11b是根据一些实施例的finfet的制造的中间阶段的截面图。

图12a和图12b是根据一些实施例的finfet的制造的中间阶段中的第一湿法清洁工艺的截面图。

图13a、13b、14a和14b是根据一些实施例的finfet的制造的中间阶段的截面图。

图15a和图15b是根据一些实施例的finfet的制造的中间阶段中的第二湿法清洁工艺的截面图。

图16a、16b、17a、17b、18a和18b是根据一些实施例的finfet的制造的中间阶段的截面图。

图19a-图19b是根据一些实施例的在finfet的制造的中间阶段中形成外延源极/漏极区域的截面图。

图20a、20b、21a、21b、22a、22b、23a、23b、24、25a、25b、26a和26b是根据一些实施例的finfet的制造的中间阶段的截面图。

图27是示出根据一些实施例的finfet器件的间隔件层的碳浓度变化的实验数据的曲线图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

各个实施例提供了用于在finfet器件中形成栅极间隔件和形成外延源极/漏极区域的工艺。在一些实施例中，诸如碳氧化硅之类的低k材料可以用于一些或所有栅极间隔件。将碳氧化硅用于栅极间隔件可以减少finfet器件内的寄生电容。此外，使用相同的外延形成工艺，选择性地掩蔽器件区域并分别为每个器件区域中的外延源极/漏极区域蚀刻凹槽可以同时在每个器件区域中形成不同的外延源极/漏极区域。因此，可以同时形成用于不同类型器件的外延源极/漏极区域，其具有针对每种类型器件的特性。通过在每个多图案化步骤之前使用加热的硫酸和过氧化氢的湿法化学工艺来清洁和制备表面，可以减少对碳氧化硅层的损害。因此，碳氧化硅的益处和多图案化的益处二者都可以在工艺流程中实现，同时较少了工艺缺陷的可能性。

图1示出了根据一些实施例的三维视图中的finfet的示例。finfet包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出并突出在其上方。尽管隔离区域56被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可以用于仅指代半导体衬底或包括隔离区域的半导体衬底。此外，尽管鳍52被示出为单个连续材料作为衬底50，但鳍52和/或衬底50可以包括单个材料或多个材料。栅极电介质层92沿着鳍52的侧壁并且在鳍52的顶表面上方，并且栅极电极94在栅极电介质层92上方。源极/漏极区域82被设置在鳍52的相对于栅极电介质层92和栅极电极94的相对侧中。

图1进一步示出了在后面的附图中使用的参考横截面。横截面a-a沿着栅极电极94的纵轴并且在例如垂直于finfet的源极/漏极区域82之间的电流方向的方向上。横截面b-b垂直于横截面a-a并沿着鳍52的纵轴，并且在例如finfet的源极/漏极区域82之间的电流的方向上。横截面c-c平行于横截面a-a并延伸通过finfet的源极/漏极区域。为清楚起见，后续附图参考这些参考横截面。

在使用后栅极工艺形成的finfet的上下文中讨论了本文所讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(例如，平面fet)中使用的方面。

图2至图9b以及图11a至图26b是根据一些实施例的finfet的制造的中间阶段的截面图。图2至图7示出了图1中示出的参考横截面a-a，除了多个鳍/finfet之外。在图8a至图9b、图11a-图11b、以及图20a至图26b中，沿图1中所示的参考横截面a-a示出了以“a”标记结尾的附图，并且沿图1中所示的类似参考横截面b-b示出了以“b”标记结尾的附图，除了多个鳍/finfet之外。在图12a至图19b中，沿图1中所示的参考横截面c-c示出了以“a”标记结尾的附图，并且沿图1中所示的类似参考横截面b-b示出了以“b”标记结尾的附图，除了多个鳍/finfet之外。沿图1中所示的参考横截面b-b示出了图24，除了多个鳍/finfet之外。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、和/或gainasp；或其组合。

衬底50具有区域50n和区域50p。区域50n可以用于形成n型器件，例如，nmos晶体管，如n型finfet。区域50p可以用于形成p型器件，例如，pmos晶体管，如p型finfet。区域50n可以与区域50p物理地分离(如分隔器51所示)，并且可以在区域50n和区域50p之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。在一些实施例中，区域50n和区域50p都用于形成同一类型的器件，例如，两个区域都用于n型器件或p型器件。

在一些实施例中，可以在区域50n中形成多于一种的n型器件，或者可以在区域50p中形成多于一种的p型器件。例如，在一些实施例中，区域50p可以包括在其中形成第一p型器件(例如，第一设计的p型finfet)的子区域50p-1，以及在其中形成第二p型器件((如，第二设计的p型finfet)的子区域50p-2。(参见例如下面参考图12a-图19b所描述的实施例。)在一些实施例中，可以使用多图案化工艺(例如，“2p2e”工艺或其他类型的多图案化工艺)来形成不同子区域中的不同器件。区域50n可以类似地包括在其中形成不同n型器件的子区域。在一些实施例中，区域50n或区域50p可以包含仅一个区域或可以包含两个或更多个子区域。子区域可以与其他子区域物理地分离，并且可以在子区域之间布置任何数量的器件特征。

在图3中，在衬底50中形成鳍52。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(rie)、中性束蚀刻(nbe)等、或其组合。蚀刻可以是各向异性的。

可以通过任何合适的方法对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍进行图案化。

在图4中，在衬底50上方且相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物，例如，氧化硅、氮化物等、或它们的组合，并且可以通过高密度等离子体化学气相沉积(hdp-cvd)、可流动cvd(fcvd)(例如，远程等离子体系统中的基于cvd的材料沉积和后固化以使其转换成另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成例如上面讨论的填充材料。

在图5中，将去除工艺应用于绝缘材料54以去除鳍52上方的多余的绝缘材料54。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(cmp)、回蚀刻工艺、它们的组合等。平坦化工艺暴露出鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是水平的。

在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(sti)区域56。绝缘材料54被凹陷以使得区域50n和区域50p中的鳍52的上部从相邻的sti区域56之间突出。此外，sti区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)、或其组合。通过适当的蚀刻，sti区域56的顶表面可以形成为平坦的、凸出的和/或凹入的。sti区域56可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用例如使用稀释氢氟(dhf)酸的适当蚀刻工艺可以去除的化学氧化物。

关于图2至图6描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺形成鳍。例如，可以在衬底50的顶表面上方形成电介质层，并且可以蚀刻沟槽通过电介质层以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷以使得同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可用于鳍52。例如，图5中的鳍52可以被凹陷，并且不同于鳍52的材料可以在凹陷的鳍52上方外延生长。在这样的实施例中，鳍52包括凹陷材料，以及设置在凹陷材料上方的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面上方形成电介质层，并且可以蚀刻沟槽通过电介质层。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍52。在一些实施例中，外延生长同质外延结构或异质外延结构。外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和随后的注入，但可以一起使用原位掺杂和注入掺杂。

更进一步地，在区域50n(例如，nmos区域)中外延生长与区域50p(例如，pmos区域)中的材料不同的中材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(sixge1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、iii-v化合物半导体、ii-vi化合物半导体等形成。例如，用于形成iii-v化合物半导体的可用材料包括但不限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等。

此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50n中形成p阱，并且可以在区域50p中形成n阱。在一些实施例中，在区域50n和区域50p二者中形成p阱或n阱。

在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现区域50n和区域50p的不同注入步骤。例如，可以在区域50n中的鳍52和sti区域56上方形成光致抗蚀剂。图案化光致抗蚀剂以暴露衬底50的区域50p，例如，pmos区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在区域50p中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50n中，例如，nmos区域。n型杂质可以是以等于或小于10¹⁸cm^-3(例如，在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的浓度注入该区域中的磷、砷等。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。

在注入区域50p之后，在区域50p中的鳍52和sti区域56上方形成光致抗蚀剂。图案化光致抗蚀剂以暴露衬底50的区域50n，例如，nmos区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在区域50n中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50p中，例如，pmos区域。p型杂质可以是以等于或小于10¹⁸cm^-3(例如，在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的浓度注入该区域中的硼、bf2等。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。

在区域50n和区域50p的注入之后，可以执行退火以激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但可以一起使用原位掺杂和注入掺杂。

在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60上方形成虚设栅极层62，并且在虚设栅极层62上方形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60上并然后被平坦化，例如通过cmp。掩模层64可以被沉积在虚设栅极层62上方。虚设栅极层62可以是导电材料，并且可以选自包括多晶硅(polysilicon)、多晶硅锗(多晶sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，沉积并再结晶非晶硅以产生多晶硅。虚设栅极层62可以通过物理气相沉积(pvd)、cvd、溅射沉积、或本领域已知并用于沉积导电材料的其他技术来沉积。虚设栅极层62可以由从隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50n和区域50p形成单个虚设栅极层62和单个掩模层64。在一些实施例中，可以在区域50n和区域50p中形成单独的虚设栅极层，并且可以在区域50n和区域50p中形成单独的掩摸层。注意，仅为了说明的目的，虚设电介质层60被示出仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖sti区域56，在虚设栅极层62和sti区域56之间延伸。

图8a至图9b以及图11a至图11b示出了实施例器件的制造中的各种附加步骤。图8a-图9b以及图11a-图11b示出了区域50n和区域50p中的任一个的特征。例如，所示的结构可适用于区域50n和区域50p二者。区域50n和区域50p的结构中的差异(如果有的话)在结合每个附图的文本中进行描述。

在图8a和图8b中，可以使用可接受的光刻和蚀刻技术将掩模层64图案化以形成掩模74。然后可以将掩模74的图案转移到虚设栅极层62。在一些实施例中，掩模74的图案还可以通过可接受的蚀刻技术转移到虚设电介质层60，在虚设电介质层60的剩余部分上方形成虚设栅极72。在一些实施例(未单独示出)中，可以不对虚设电介质层60进行图案化。虚设栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极物理地分开。虚设栅极72还可以具有基本上垂直于相应的外延鳍52的长度方向的长度方向。

此外，在图8a和图8b中，在虚设栅极72、掩模74和/或鳍52的暴露表面上形成第一间隔件材料78。第一间隔件材料78用于形成第一间隔件80(参见图11a-图11b)。在一些实施例中，第一间隔件材料78可以是诸如氧化物、氮化物之类的材料，诸如氮氧化硅、碳氮氧化硅、碳氧化硅等之类的材料，或其组合。在一些实施例中，可以使用诸如热氧化、cvd、pe-cvd、ald、pvd、溅射等之类的工艺来形成第一间隔件材料78。在图8b中，第一间隔件材料78被示出为在虚设栅极72和掩模74上方垂直延伸，并且在鳍52上横向延伸。在一些实施例中，第一间隔件材料78可包括一种或多种材料的多个层。在一些实施例中，第一间隔件材料78可以形成为具有约3nm和约5nm之间的厚度。

在一些情况下，可以通过使用具有较小电介质常数(k)的材料来减小器件(例如，finfet器件)的寄生电容。例如，使用具有较小电介质常数的第一间隔件材料78来形成第一间隔件80可以减小finfet器件内的寄生电容，例如，栅极电极94和源极/漏极接触112之间的寄生电容(参见图26a-b)。在一些实施例中，第一间隔件材料78可包括电介质常数小于约k＝3.9的材料，例如，约k＝3.5或更小。例如，在一些实施例中，碳氧化硅材料可以用于第一间隔件材料78。碳氧化硅具有约k＝3.5或更小的电介质常数，因此使用碳氧化硅用于第一间隔件材料78可以减小finfet器件内的寄生电容。在一些实施例中，可以使用诸如ald等之类的技术来沉积碳氧化硅材料。在一些实施例中，可以使用约50℃和约80℃之间的工艺温度以及约5托和约10托之间的工艺压力来沉积碳氧化硅材料。在一些实施例中，碳氧化硅可以被形成为具有约40原子％和约46原子％之间的硅，具有约45原子％和约50原子％之间的氧，或具有约5原子％和约18原子％之间的碳。在一些实施例中，第一间隔件材料78的不同区域或不同层可包含不同的碳氧化硅组分。

在形成第一栅极间隔件材料78之后，可以执行对轻微掺杂源极/漏极(ldd)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在区域50n上方形成掩模，例如，光致抗蚀剂，而暴露区域50p，并且可以通过第一间隔件材料78将适当类型(例如，n型或p型)的杂质注入区域50p中的鳍52中。然后可以去除掩模。随后，可以在区域50p上方形成掩模，例如，光致抗蚀剂，而暴露区域50n，并且可以通过第一间隔件材料78将适当类型的杂质注入到区域50n中的鳍52中。然后可以去除掩模。n型杂质可以是上面在图6中先前讨论的任何n型杂质或其他n型杂质，并且p型杂质可以是上面在图6中先前讨论的任何p型杂质或其他p型杂质。轻微掺杂源极/漏极区域可具有约10¹⁵cm^-3和约10¹⁶cm^-3之间的杂质浓度。可以使用退火来激活所注入的杂质。由于通过第一间隔件材料78执行ldd掺杂剂注入，因此第一间隔件材料78的部分(以及第一间隔件80的部分)也可掺杂有所注入的杂质。这样，在一些实施例中，第一间隔件材料78可以具有比在注入杂质之后形成的第二间隔件材料79(参见图9a-图9b)更高的杂质浓度。

在图9a和图9b中，在第一间隔件材料78上形成第二间隔件材料79。第二间隔件材料79用于形成第二间隔件81(参见图11a-图11b)。在一些实施例中，第二间隔件材料79可以是诸如氧化物、氮化物之类的材料，诸如氮氧化硅、碳氮氧化硅、碳氧化硅等之类的材料，或其组合。在一些实施例中，可以使用诸如cvd、pe-cvd、ald、pvd、溅射等之类的工艺来形成第二间隔件材料79。在一些实施例中，第二间隔件材料79可包括一种或多种材料的多个层。在一些实施例中，第二间隔件材料79可以被形成为具有约3nm和约5nm之间的厚度。由于第二间隔件材料79是在注入杂质之后形成的，因此第二间隔件材料79可以具有比第一间隔件材料78更低的杂质浓度。在一些实施例中，省略第二间隔件材料79和第二间隔件81(未单独说明)。

类似于上述第一间隔件材料78(参见图8b)，通过从具有较低电介质常数的第二间隔件材料79形成第二间隔件81(参见图11b)，可以减少器件(例如，finfet器件)内的寄生电容。在一些实施例中，第二间隔件材料79可以包括碳氧化硅，因此可以具有小于约k＝3.9的电介质常数，例如，约k＝3.5或更小。第二间隔件材料79的碳氧化硅材料可以以与先前描述的用于形成第一间隔件材料78的碳氧化硅的方式类似的方式来形成，但在其他实施例中可以不同地形成第二间隔件材料79。第二间隔件材料79的碳氧化硅的组成可以类似于先前针对第一间隔件材料78的碳氧化硅所描述的组成。

在一些实施例中，第一间隔件80的第一间隔件材料78和第二间隔件81的第二间隔件材料79均可由碳氧化硅形成。第一间隔件材料78和第二间隔件材料79可具有大约相同的碳氧化硅组成或具有不同的组成。例如，第一间隔件材料78可具有约45原子％和约48原子％之间的氧和/或约12原子％和约15原子％之间的碳的组成。第二间隔件材料79可具有约47原子％和约50原子％之间的氧和/或约10原子％和约13原子％之间的碳的组成。第一间隔件材料78或第二间隔件材料79可具有除这些示例之外的其他组成。在一些情况下，由碳氧化硅形成第一间隔件80的第一间隔件材料78和第二间隔件81的第二间隔件材料79二者可以比由不同的材料(例如，具有较高电介质常数的材料)形成第一间隔件80或第二间隔件中的一者或两者更多地减小寄生电容。

转到图10，曲线图示出了finfet器件的寄生电容(在y轴上)相对于第二间隔件81的电介质常数(k)(在x轴上)的百分比变化的模拟数据。寄生电容的变化相对于点121，其表示第一间隔件80的第一间隔件材料78和第二间隔件81的第二间隔件材料79二者具有约k＝5的电介质常数。点122表示由于第一间隔件材料78具有约k＝5的电介质常数并且第二间隔件材料79具有约k＝4的电介质常数而引起的电容变化。如图所示，第二间隔件材料79的较小电介质常数使寄生电容减小约2％。

仍参考图10，点123表示由于第一间隔件80的第一间隔件材料78具有约k＝5的电介质常数并且第二间隔件81的第二间隔件材料79由具有约k＝3.5的电介质常数的碳氧化硅形成而导致的电容变化。如图所示，碳氧化硅的较小电介质常数使寄生电容减小约3.5％。点124表示由于第一间隔件材料78和第二间隔件材料79都由电介质常数约为k＝3.5的碳氧化硅形成而引起的电容变化。如图所示，通过由碳氧化硅形成第一间隔件材料78和第二间隔件材料79，寄生电容可以减小约6.5％。因此，如图10的曲线图所示，由碳氧化硅形成第一间隔件80的第一间隔件材料78和第二间隔件81的第二间隔件材料79二者可以减小诸如finfet器件之类的器件的寄生电容。图10中所示的曲线图和模拟数据是出于说明的目的，并且第一间隔件材料78或第二间隔件材料79的电介质常数在其他情况下可以是不同的，或者第一间隔件材料78或第二间隔件材料79的各种材料的电容变化在其他情况下可以是不同的。

转到图11a和图11b，形成第一间隔件80、第二间隔件81和侧壁间隔件86。例如，可以通过在第二间隔件材料79上方共形地沉积绝缘材料并随后各向异性地蚀刻绝缘材料来形成侧壁间隔件86。在一些实施例中，绝缘材料的各向异性蚀刻还蚀刻第一间隔件材料78以形成第一间隔件80并蚀刻第二间隔件材料79以形成第二间隔件81。第二间隔件81可具有比第一间隔件80更低的注入杂质浓度，如上关于第二间隔件材料79和第一间隔件材料78所述。在一些实施例中，侧壁间隔件86的绝缘材料可以是低k电介质材料，例如，磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、氮化硅、碳氧化硅、碳化硅、碳氮化硅等、或它们的组合。侧壁间隔件86的材料可以通过任何合适的方法形成，例如，cvd、pe-cvd、ald等。在一些实施例中，侧壁间隔件86可具有约3nm和约5nm之间的厚度。

转到图12a至图19b，根据一些实施例，在鳍52中形成外延源极/漏极区域82a-b。图12a-图19b示出了在子区域50p-1中形成外延源极/漏极区域82a以及在子区域50p-2中形成外延源极/漏极区域82b。子区域50p-1和子区域50p-2可以是衬底50的区域50p的子区域。区域50n中和区域50p中的外延源极/漏极区域(包括外延源极/漏极区域82a-b)在本文可以统称为外延源极/漏极区域82。图12a、13a、14a、15a、16a、17a、18a和19a沿图1中所示的参考横截面c-c示出，并且图12b、13b、14b、15b、16b、17b、18b和19b沿图1中所示的参考横截面b-b示出。外延源极/漏极区域82被形成在鳍52中，使得每个虚设栅极72被设置在相应的相邻外延源极/漏极区域82对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中。在一些实施例中，侧壁间隔件86用于将外延源极/漏极区域82与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域82不使随后形成的finfet的栅极短路。

转到图12a-图12b，执行第一湿法清洁工艺95a。第一湿法清洁工艺95b可以是从表面去除残余物的湿法化学清洁工艺(例如，“除渣”工艺)。第一湿法清洁工艺95a还可以包括使氧原子键合到侧壁间隔件86的表面的表面处理，这减少了在后续工艺步骤期间诸如氮或氢之类的物质的除气。在一些情况下，除气(例如，nhx除气)可导致在光致抗蚀剂显影期间发生缺陷(有时称为“光致抗蚀剂毒物”)。可以执行第一湿法清洁工艺95a以制备用于形成掩模91a的结构(参见图13a-图13b)。

在一些实施例中，第一湿法清洁工艺95a可包括硫酸(h2so4)和过氧化氢(h2o2)的经加热的混合物。混合物可以是例如以约2：1和约5：1之间的摩尔比混合的硫酸和过氧化氢。可将混合物加热至约80℃和约180℃之间的温度。在第一湿法清洁工艺95a期间，例如，该结构可以浸没在经加热的混合物中。本文描述的这种混合物可以去除残留物并且还减少光致抗蚀剂图案化期间的光刻相关缺陷的可能性，例如，由于“光致抗蚀剂毒物”引起的缺陷。

此外，用于第一湿法清洁工艺95a的硫酸和过氧化氢的经加热的混合物可比其他清洁技术(例如，基于等离子体的技术(例如，使用氢等离子体、氧等离子体等))更少地损坏第一间隔件80和第二间隔件81。例如，一些氧等离子体清洁技术可能耗尽碳的碳氧化硅层，导致对层的损坏，并因此还引起可能的工艺问题或缺陷。因此，当使用碳氧化硅材料时，使用本文所述的混合物可以减少光刻相关缺陷(例如，“光致抗蚀剂毒物”)，同时还引起较少的损伤相关缺陷。例如，通过将本文所述的混合物用于第一湿法清洁工艺95a，第一间隔件80和第二间隔件81二者都可以由碳氧化硅材料形成，降低了工艺问题或缺陷的总体可能性。以这种方式，可以实现使用清洁工艺(例如，改进的光刻)和碳氧化硅材料(例如，降低的寄生电容)二者的益处。

转到图13a-图13b，在子区域50p-2上方形成掩模91a。掩模91a可以包括单层或者可以是多层结构(例如，双层结构、三层结构、或具有多于三层)。掩模91a可以包括诸如光致抗蚀剂材料、氧化物材料、氮化物材料、其他电介质材料等之类的材料，或其组合。在一些实施例中，掩模91a包括底部抗反射涂层(barc)。掩模91a可以使用一种或多种合适的技术来形成，例如，旋涂技术、cvd、pe-cvd、ald、pvd、溅射等、或其组合。可以使用合适的光刻和蚀刻工艺来图案化掩模91a以暴露子区域50p-1的部分。例如，可以使用一个或多个湿法蚀刻工艺或各向异性干法蚀刻工艺来蚀刻掩模91a。

转到图14a-图14b，根据一些实施例，在子区域50p-1的鳍52中形成凹槽84a。可以使用例如各向异性干法蚀刻工艺来形成凹槽84a。在一些情况下，第一间隔件80、第二间隔件81、或侧壁间隔件86的部分也可以通过各向异性干法蚀刻工艺来蚀刻。图14a中所示的间隔件80、81和86的示例性蚀刻旨在是说明性的，并且在其他实施例中，各向异性干法蚀刻工艺可以不同地蚀刻间隔件80、81或86。例如，在其他实施例中，各向异性干法蚀刻工艺可以蚀刻间隔件80、81和86的部分不同的量，使得间隔件80、81或86中的一个或多个在sti区域56上方比间隔件80、81或86中的另一个延伸得更高。这些和其他变化旨在落入本公开的范围内。在一些实施例中，可以控制各向异性干法蚀刻工艺的工艺参数，以便蚀刻凹槽84a或间隔件80、81或86以具有期望的特性。工艺参数可包括例如工艺气体混合物、电压偏压、rf功率、工艺温度、工艺压力、其他参数、或其组合。在一些情况下，可以通过以这种方式控制凹槽84a或间隔件80、81或86的蚀刻来控制在凹槽84a中形成的外延源极/漏极区域82a的形状、体积、尺寸、或其他特性(参见图18a-图18b)。

转到图15a-图15b，去除掩模91a并执行第二湿法清洁工艺95b。可以使用合适的工艺去除掩模91a，例如，湿法化学工艺或干法工艺。在去除掩模91a之后，执行第二湿法清洁工艺95b以去除残留物并制备用于形成掩模91b的结构的表面(参见图16a-图16b)。在一些实施例中，作为执行第二湿法清洁工艺95b的一部分来去除掩模91a。第二湿法清洁工艺95b可以类似于第一湿法清洁工艺95a(参见图12a-图12b)。例如，第二湿法清洁工艺95b可以使用硫酸和过氧化氢的经加热的混合物。该混合物可具有与针对第一湿法清洁工艺95a所述的相似的组成，并可加热至类似温度。在其他情况下，第二湿法清洁工艺95b可以是不同于用于第一湿法清洁工艺95a的硫酸和过氧化氢的混合物，并且可以加热至不同的温度。类似于第一湿法清洁工艺95a，使用硫酸和过氧化氢的经加热的混合物可以减少对碳氧化硅层的损害，例如，其中第一间隔件80和/或第二间隔件81由碳氧化硅形成的实施例。

转到图16a-图16b，在子区域50p-1上方形成掩模91b。掩模91b可以包括单层或可以是多层结构(例如，双层结构、三层结构、或具有多于三层)。掩模91a可以包括诸如光致抗蚀剂材料、氧化物材料、氮化物材料、其他电介质材料等之类的材料，或其组合。在一些实施例中，掩模91b包括底部抗反射涂层(barc)。掩模91b可以使用一种或多种合适的技术来形成，例如，旋涂技术、cvd、pe-cvd、ald、pvd、溅射等、或其组合。可以使用合适的光刻和蚀刻工艺来图案化掩模91b以暴露子区域50p-2的部分。例如，可以使用一个或多个湿法蚀刻工艺或各向异性干法蚀刻工艺来蚀刻掩模91b。掩模91b可以类似于掩模91a(参见图13a-图13b)或者与掩模91a不同。

转到图17a-图17b，根据一些实施例，在子区域50p-2的鳍52中形成凹槽84b。可以使用例如各向异性干法蚀刻工艺来形成凹槽84b。在一些情况下，第一间隔件80、第二间隔件81或侧壁间隔件86的部分还可以通过各向异性干法蚀刻工艺来蚀刻。在一些实施例中，可以控制各向异性干法蚀刻工艺的工艺参数以便蚀刻凹槽84b或间隔件80、81或86以具有期望的特性。用于子区域50p-2的蚀刻的工艺参数可以与用于子区域50p-1的蚀刻的工艺参数不同。工艺参数可包括例如工艺气体混合物、电压偏压、rf功率、工艺温度、工艺压力、其他参数、或其组合。在一些实施例中，可以控制工艺参数以使得子区域50p-2中的凹槽84b与子区域50p-1中的凹槽84a不同(例如，具有不同的深度、宽度、形状等)。还可以控制工艺参数以使得子区域50p-2中的间隔件80、81或86与子区域50p-1中的间隔件80、81或86不同(例如，具有不同的高度、宽度、形状等)。这些是示例，并且这些和其他变化旨在落入本公开的范围内。在一些情况下，可以通过以这种方式控制凹槽84b或间隔件80、81或86的蚀刻来控制在凹槽84b中形成的外延源极/漏极区域82b的形状、体积、尺寸、或其他特性(参见图18a-图18b)。通过在子区域50p-1和子区域50p-2内使用单独且不同的蚀刻工艺，可以形成具有不同特性的每个子区域中的外延源极/漏极区域。

转到图18a-图18b，去除掩模91b。可以使用合适的工艺去除掩模91b，例如，湿法化学工艺或干法工艺。以这种方式，可以制备子区域50p-1和50p-2的源极/漏极区域以用于形成外延源极/漏极区域82a-b(参见图19a-图19b)。如图12a-图18b中所述，可以使用多图案化工艺来不同地蚀刻不同的子区域。在一些实施例中，多图案化工艺可以是例如图12a-图18b中所描述的“2p2e”工艺，其中，第一子区域(例如，子区域50p-2)被掩蔽而第二子区域(例如，子区域50p-1)被蚀刻，然后掩蔽第二子区域并同时蚀刻第一子区域。在其他实施例中，在掩蔽子区域50p-2并蚀刻子区域50p-1之前，可以掩蔽子区域50p-1并且首先蚀刻子区域50p-2。通过依次掩蔽和蚀刻适当的子区域，可以使用不同的蚀刻工艺以这种方式蚀刻两个以上的子区域。此外，通过使用类似于湿法清洁工艺95a-b的湿法清洁工艺，可以在每个掩模步骤之前执行湿法清洁工艺，并且损坏由碳氧化硅形成的层的可能性较小。

转到图19a-图19b，根据一些实施例，在区域50p中形成外延源极/漏极区域82。在一些实施例中，可首先执行预清洁工艺以从凹槽84a-b中移除氧化物(例如，原生氧化物)。预清洁工艺可包括湿法化学工艺(例如，稀释的hf)、等离子体工艺或组合。使用相同的外延工艺，在子区域50p-1的凹槽84a中形成外延源极/漏极区域82a，并且在子区域50p-2的凹槽84b中形成外延源极/漏极区域82b。在一些实施例中，可以使用与外延源极/漏极区域82a-b相同的外延工艺在其他子区域(如果有的话)中形成另外的外延源极/漏极区域。外延源极/漏极区域82a-b可以包括任何可接受的材料，例如，适合于p型finfet的材料。例如，如果鳍52是硅或sige，则外延源极/漏极区域82a-b可以包括sige、sigeb、ge、gesn、其他材料等，或它们的组合。

在一些实施例中，单个外延工艺可以在不同的子区域中形成不同的外延源极/漏极区域。外延源极/漏极区域可以是不同的，这是由于在子区域中执行的不同蚀刻工艺形成凹槽(例如，凹槽84a-b)中的差异，或者子区域中的间隔件(例如，间隔件80、81或86)的差异。例如，如图19a所示，在子区域50p-1的凹槽84a中形成的外延源极/漏极区域82a在外延期间一起合并到单个外延源极/漏极区域82a中，但在子区域50p-2的凹槽84b中形成的外延源极/漏极区域82b保持未被合并。以这种方式，外延源极/漏极区域82a被形成为具有比外延源极/漏极区域82b更大的体积。

图19a-图19b中所示的合并外延源极/漏极区域82a和未合并外延源极/漏极区域82b旨在作为使用相同的外延工艺在不同的子区中形成的不同外延源极/漏极区域的说明性示例，并且这些以及其他变化旨在落入本公开的范围内。在其他实施例中，在不同子区域中形成的外延源极/漏极区域可以以其他方式不同，例如，高度、宽度、形状、体积、轮廓等。以这种方式，可以在不同的子区域中并使用相同的外延工艺形成具有不同外延源极/漏极区域的finfet器件。例如，可以在第一子区域(例如，子区域50p-1)中形成逻辑器件，并且可以在第二子区域(例如，子区域50p-2)中形成sram器件。这些是示例，其他类型的器件也是可能的。

区域50n(例如，nmos区域)中的外延源极/漏极区域82可以通过掩蔽区域50p(例如，pmos区域)并蚀刻区域50n中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，区域50n中的外延源极/漏极区域82可以在凹槽中外延生长。区域50n中的外延源极/漏极区域82可以在形成区域50p中的外延源极/漏极区域82之前或之后(例如，在形成图19a-图19b中所示的外延源极/漏极区域82a-b之前或之后)形成。区域50n的外延源极/漏极区域82可以包括任何可接受的材料，例如，适合于n型finfet的材料。例如，如果鳍52是硅，则区域50n中的外延源极/漏极区域82可以包括硅、sic、sicp、sip等。区域50n中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，可以被合并或不合并，或者可以具有小平面。

在一些实施例中，区域50n可以包括子区域，并且可以在区域50n中形成外延源极/漏极区域82之前使用掩蔽和蚀刻单独的子区域的多图案化工艺。该多图案化工艺可以类似于如图12a-图18b中所描述的针对区域50p的子区域50p-1和50p-2执行的多图案化工艺。以这种方式，可以使用相同的外延工艺在不同的子区域中形成不同的外延源极/漏极区域，因此可以在不同的子区域中形成不同的finfet器件(例如，sram器件、逻辑器件等)。在一些实施例中，该多图案化工艺可包括与先前描述的湿法清洁工艺95a-b相类似的一个或多个湿法清洁工艺。以这种方式，碳氧化硅可以用于区域50n中的第一间隔件80和第二间隔件81，并且在多图案化工艺期间损坏的可能性较小。在一些实施例中，可以在区域50n或50p中或在其子区域中形成外延源极/漏极区域之后去除侧壁间隔件86。可以使用例如各向异性干法蚀刻来去除侧壁间隔件86。

可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约10¹⁹cm^-3和约10²¹cm^-3之间。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。

转到图20a和20b，在区域50n和区域50p上方沉积ild88。图20a-图20b中所示的结构是在形成外延源极/漏极区域82之后的示例结构，并且所描述的工艺步骤可适用于先前描述的任何结构、实施例或器件。ild88可以由电介质材料或半导体材料形成，并且可以通过任何合适的方法沉积，例如，cvd、等离子体增强cvd(pecvd)、或fcvd。电介质材料可包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。半导体材料可包括非晶硅、硅锗(sixge1-x，其中x可在约0和1之间)、纯锗等。可以使用通过任何可接受的工艺形成的其他绝缘或半导体材料。在一些实施例中，在ild88与外延源极/漏极区域82、硬掩模74和侧壁间隔件86之间设置接触蚀刻停止层(cesl)87。cesl87可包括电介质材料，例如，氮化硅、氧化硅、氮氧化硅等，或它们的组合。

在图21a和图21b中，可以执行平坦化工艺(例如，cmp)以使ild88的顶表面与虚设栅极72的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，并且还可以去除第一间隔件80、第二间隔件81和侧壁间隔件86沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔件80、第二间隔件81、侧壁间隔件和ild88的顶表面是水平的。因此，虚设栅极72的顶表面通过ild88而暴露。

在图22a和图22b中，在一个或多个蚀刻步骤中去除虚设栅极72以及虚设电介质层60的直接位于暴露的虚设栅极72下面的部分，从而形成凹槽90。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用一种或多种工艺气体的干法蚀刻工艺，其选择性地蚀刻虚设栅极72而不蚀刻ild88或栅极间隔件86。每个凹槽90暴露相应的鳍52的沟道区域。每个沟道区域58被设置在相邻的外延源极/漏极区域82对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可以用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。

在图23a和23b中，根据一些实施例，形成栅极电介质层92和栅极电极94以用于替换栅极。图24示出了图23b的详细视图，如图所示。栅极电介质层92被共形地沉积在凹槽90中，例如，在鳍52的顶表面和侧壁上以及第一间隔件80的侧壁上。栅极电介质层92也可以被形成在第一ild88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质层92是高k电介质材料，并且在这些实施例中，栅极电介质层92可具有大于约7.0的k值，并且可包括hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐，及其组合。栅极电介质层92的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。在其中虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，氧化硅)。

栅极电极94分别被沉积在栅极电介质层92上方，并填充凹槽90的其余部分。栅极电极94可以是含金属材料，例如，tin、tio、tan、tac、co、ru、al、w、其组合，或其多个层。例如，尽管图23b中示出了单层栅极电极94，但栅极电极94可以包括任意数量的衬垫层94a、任意数量的功函数调整层94b、以及填充材料94c，如图24所示。在填充栅极电极94之后，可以执行诸如cmp之类的平坦化工艺，以去除栅极电介质层92的多余部分和栅极电极94的材料，这些多余部分在ild88的顶表面上方。因此，栅极电极94和栅极电介质层92的材料的剩余部分形成所得finfet的替换栅极。栅极电极94和栅极电介质层92可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。

区域50n和区域50p中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。在使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在图25a和图25b中，在ild88上方沉积ild108。在实施例中，ild108是通过可流动cvd方法形成的可流动膜。在一些实施例中，ild108由诸如psg、bsg、bpsg、usg等之类的电介质材料形成，并且可以通过任何合适的方法来沉积，例如，cvd、pe-cvd等。

在图26a和图26b中，根据一些实施例，通过ild108和ild88形成接触110和112。在一些实施例中，可以执行退火工艺以在形成接触112之前，在外延源极/漏极区域82和接触112之间的界面处形成硅化物。接触110物理地并且电连接到栅极电极94，并且接触112物理地并且电连接到外延源极/漏极区域82。图26a-图26b示出了接触110和112在同一横截面中；然而，在其他实施例中，接触110和112可以设置在不同的横截面中。此外，图26a-图26b中的接触110和112的位置仅是说明性的，并不旨在以任何方式进行限制。例如，接触110可以如图所示与鳍52垂直对齐，或者可以设置在栅极电极94上的不同位置处。此外，可以在形成接触110之前、同时、或之后形成接触112。

转到图27，曲线图示出了对由碳氧化硅材料形成的第一间隔件80和第二间隔件81中的存在碳浓度的测量的实验数据。图27示出了在不同的工艺步骤(称为步骤a、b、c和d)之后所测量的碳浓度。在图27中，点125a-d示出了第一样品的碳浓度，点126a-d示出了第二样品的碳浓度，以及点127a-d示出了第三样品的碳浓度。如下面更详细描述的，第一湿法清洁工艺95a和第二湿法清洁工艺95b被用于清洁第一样品(点125a-d)和第二样品(点126a-d)，但氧等离子体工艺被用于清洁第三样品(点127a-d)。工艺步骤a对应于形成第一间隔件80和第二间隔件81之后的步骤，并且因此点125a、126a和127a示出了样品的初始碳浓度(例如，如图11a-图11b中所示)。

工艺步骤b对应于已经执行了图12a-图18b中描述的2p2e多图案化工艺之后的步骤。然而，第一样品(点125a-d)和第二样品(点126a-d)使用先前描述的第一湿法清洁工艺95a和第二湿法清洁工艺95b，而第三样品(点127a-d)使用单独的氧等离子体工艺而不是第一湿法清洁工艺95a和第二湿法清洁工艺95b。如点125b和126b所示，对第一样品和第二样品执行的湿法清洁工艺95a-b将第一和第二样品的第一间隔件80和第二间隔件81的碳浓度降低至初始碳浓度(点125a和126a)的约50％。如点127b所示，对第三样品执行的氧等离子体工艺将第一间隔件80和第二间隔件81的碳浓度降低至小于初始碳浓度(点127a)的约10％。碳浓度的降低表明氧等离子体工艺对第一间隔件80和第二间隔件81的损害增加。因此，图27示出了使用湿法清洁工艺95a-b可以比其他类型的清洁工艺更少地降低碳氧化硅材料的碳浓度。图27中所示的数据是说明性示例，并且使用湿法清洁工艺95a-b可以在其他情况下将碳浓度减少更大量或减少更少量。

工艺步骤c对应于在执行如图19a-图19b中所述的预清洁工艺之前的步骤。如图所示，第一样品(点125c)、第二样品(点126c)和第三样品(点127c)保持与工艺步骤b处大致相同的碳浓度。工艺步骤d对应于在形成如图19a-图19b所述的外延源极/漏极区域82a-b之前的步骤。如图所示，第一样品(点125d)、第二样品(点126d)和第三样品(点127d)保持与工艺步骤b和工艺步骤c处大致相同的碳浓度。因此，在一些情况下，在执行湿法清洁工艺95a-b之后，额外的工艺不会进一步降低碳浓度。

本文描述的实施例可以实现优点。通过使用包括硫酸和过氧化氢的经加热的混合物的湿法清洁工艺，碳氧化硅材料可以用作finfet器件的一部分，而对碳氧化硅材料的损坏风险较小。例如，碳氧化硅材料可以用于在工艺期间在虚设栅极的侧壁上形成的一个、两个或更多个间隔件。由于碳氧化硅具有相对低的电介质常数，因此在finfet器件内使用碳氧化硅(例如，作为间隔件的材料)可以减小finfet器件的寄生电容。例如，可以减小金属栅极和源极/漏极接触之间的寄生电容。通过减小寄生电容，可以提高finfet器件的性能，特别是在更高频率的操作下。另外，除了多图案化技术之外，使用如本文所述的湿法清洁工艺混合物可以允许更可靠地使用碳氧化硅。例如，通过针对不同器件使用选择性的掩模和不同的蚀刻工艺，可以使用多图案化来使用同一外延步骤形成具有不同外延区域的器件。这可以减少整体工艺步骤，提高工艺效率并降低制造成本，同时还提供使用碳氧化硅的益处。

在实施例中，一种方法包括：在衬底上方形成第一鳍和第二鳍，在第一鳍上方形成第一虚设栅极结构并且在第二鳍上方形成第二虚设栅极结构，在第一鳍上、第二鳍上、第一虚设栅极结构上以及第二虚设栅极结构上沉积第一层碳氧化硅材料，通过第一层碳氧化硅材料将杂质注入到第一鳍和第二鳍中，在注入杂质之后，在第一层碳氧化硅材料上方沉积第二层碳氧化硅材料，在沉积第二层碳氧化硅材料之后，对第一鳍和第二鳍执行湿法清洁工艺，在第二鳍和第二虚设栅极结构上方形成第一掩模，凹陷与第一虚设栅极结构相邻的第一鳍，以在第一鳍中形成第一凹槽，在凹陷第一鳍之后，对第一鳍和第二鳍执行湿法清洁工艺，在第一鳍和第一虚设栅极结构上方形成第二掩模，凹陷与第二虚设栅极结构相邻的第二鳍，以在第二鳍中形成第二凹槽，以及执行外延工艺以同时形成第一凹槽中的第一外延源极/漏极区域和第二凹槽中的第二外延源极/漏极区域。在实施例中，该方法包括对第一层碳氧化硅材料执行各向异性蚀刻工艺以在第一虚设栅极结构上形成第一间隔件，并且对第二层碳氧化硅材料执行各向异性蚀刻工艺以在第二虚设栅极结构上形成第二间隔件。在实施例中，第一层碳氧化硅材料具有与第二层碳氧化硅材料相比更高的杂质浓度。在实施例中，湿法清洁工艺包括使用硫酸和过氧化氢的经加热的混合物。在实施例中，硫酸和过氧化氢的混合物是以2：1和5：1之间的摩尔比进行混合的。在实施例中，经加热的混合物处于80℃和180℃之间的温度。在实施例中，该方法包括在第二层碳氧化硅材料上方形成侧壁间隔件，侧壁间隔件包括与碳氧化硅材料不同的电介质材料。在实施例中，至少两个第一外延源极/漏极区域被合并在一起。在实施例中，第一凹槽具有第一深度，并且第二凹槽具有与第一深度不同的第二深度。

在实施例中，一种方法包括：图案化衬底以形成多个第一鳍和多个第二鳍，在多个第一鳍上形成多个第一虚设栅极结构，在多个第二鳍上形成多个第二虚设栅极结构，在多个第一虚设栅极结构上形成多个第一间隔件结构，在多个第二虚设栅极结构上形成多个第二间隔件结构，其中，多个第一间隔件结构和多个第二间隔件结构包括低k电介质材料，在多个第一鳍中形成第一凹槽，包括执行第一湿法除渣工艺并执行第一各向异性蚀刻工艺以在多个第一鳍中形成第一凹槽，在多个第一鳍中形成第一凹槽之后，在多个第二鳍中形成第二凹槽，包括执行第二湿法除渣工艺，并执行第二各向异性蚀刻工艺以在多个第二鳍中形成第二凹槽，以及在第一凹槽中外延生长第一源极/漏极结构并且在第二凹槽中外延生长第二源极/漏极结构。在实施例中，第一源极/漏极结构和第二源极/漏极结构是通过相同的外延生长工艺同时形成的。在实施例中，第一各向异性蚀刻工艺与第二各向异性蚀刻工艺不同。在实施例中，低k电介质材料是碳氧化硅。在实施例中，形成多个第一间隔件结构包括：使用第一沉积工艺来沉积第一层低k电介质材料，对第一层低k电介质材料执行注入工艺，以及在执行注入工艺之后，使用第二沉积工艺来沉积第二层低k电介质材料。在实施例中，执行第一湿法除渣工艺包括：将硫酸和过氧化氢的混合物加热至80℃和180℃之间的温度。在实施例中，第一源极/漏极结构具有比第二源极/漏极结构更大的体积。在实施例中，与第二各向异性蚀刻工艺蚀刻多个第二间隔件结构相比，第一各向异性蚀刻工艺蚀刻多个第一间隔件结构更多。

在实施例中，一种方法包括：形成从衬底延伸的第一鳍，在第一鳍上方并且沿着第一鳍的侧壁形成第一栅极堆叠，沿着第一栅极堆叠的侧壁形成第一间隔件，第一间隔件包括第一碳氧化硅组合物，沿着第一间隔件的侧壁形成第二间隔件，第二间隔件包括第二碳氧化硅组合物，沿着第二间隔件的侧壁形成第三间隔件，第三间隔件包括氮化硅，以及在第一鳍中并且与第三间隔件相邻形成第一外延源极/漏极区域。在实施例中，该方法包括：形成从衬底延伸的第二鳍，在第二鳍上方并且沿着第二鳍的侧壁形成第二栅极堆叠，沿着第二栅极堆叠的侧壁形成第四间隔件，第四间隔件包括第一碳氧化硅组合物，沿着第四间隔件的侧壁形成第五间隔件，第五间隔件包括第二碳氧化硅组合物，沿着第五间隔件的侧壁形成第六间隔件，第六间隔件包括氮化硅，以及在第二鳍中并且与第六间隔件相邻形成第二外延源极/漏极区域，其中，第二外延源极/漏极区域具有与第一外延源极/漏极区域不同的体积。在实施例中，第一鳍包括硅锗。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种形成半导体器件的方法，包括：在衬底上方形成第一鳍和第二鳍；在所述第一鳍上方形成第一虚设栅极结构并且在所述第二鳍上方形成第二虚设栅极结构；在所述第一鳍上、所述第二鳍上、所述第一虚设栅极结构上以及所述第二虚设栅极结构上沉积第一层碳氧化硅材料；通过所述第一层碳氧化硅材料将杂质注入到所述第一鳍和所述第二鳍中；在注入杂质之后，在所述第一层碳氧化硅材料上方沉积第二层碳氧化硅材料；在沉积所述第二层碳氧化硅材料之后，对所述第一鳍和所述第二鳍执行湿法清洁工艺；在所述第二鳍和所述第二虚设栅极结构上方形成第一掩模；凹陷与所述第一虚设栅极结构相邻的所述第一鳍，以在所述第一鳍中形成第一凹槽；在凹陷所述第一鳍之后，对所述第一鳍和所述第二鳍执行所述湿法清洁工艺；在所述第一鳍和所述第一虚设栅极结构上方形成第二掩模；凹陷与所述第二虚设栅极结构相邻的所述第二鳍，以在所述第二鳍中形成第二凹槽；以及执行外延工艺以同时形成所述第一凹槽中的第一外延源极/漏极区域和所述第二凹槽中的第二外延源极/漏极区域。

示例2是示例1所述的方法，还包括：对所述第一层碳氧化硅材料执行各向异性蚀刻工艺以在所述第一虚设栅极结构上形成第一间隔件，并且对所述第二层碳氧化硅材料执行各向异性蚀刻工艺以在所述第二虚设栅极结构上形成第二间隔件。

示例3是示例1所述的方法，其中，所述第一层碳氧化硅材料具有与所述第二层碳氧化硅材料相比更高的杂质浓度。

示例4是示例1所述的方法，其中，所述湿法清洁工艺包括使用硫酸和过氧化氢的经加热的混合物。

示例5是示例4所述的方法，其中，硫酸和过氧化氢的所述混合物是以2：1和5：1之间的摩尔比进行混合的。

示例6是示例4所述的方法，其中，所述经加热的混合物处于80℃和180℃之间的温度。

示例7是示例1所述的方法，还包括：在所述第二层碳氧化硅材料上方形成侧壁间隔件，所述侧壁间隔件包括与所述碳氧化硅材料不同的电介质材料。

示例8是示例1所述的方法，其中，至少两个第一外延源极/漏极区域被合并在一起。

示例9是示例1所述的方法，其中，所述第一凹槽具有第一深度，并且所述第二凹槽具有与所述第一深度不同的第二深度。

示例10是一种形成半导体器件的方法，包括：图案化衬底以形成多个第一鳍和多个第二鳍；在所述多个第一鳍上形成多个第一虚设栅极结构；在所述多个第二鳍上形成多个第二虚设栅极结构；在所述多个第一虚设栅极结构上形成多个第一间隔件结构；在所述多个第二虚设栅极结构上形成多个第二间隔件结构，其中，所述多个第一间隔件结构和所述多个第二间隔件结构包括低k电介质材料；在所述多个第一鳍中形成第一凹槽，包括：执行第一湿法除渣工艺；并且执行第一各向异性蚀刻工艺以在所述多个第一鳍中形成第一凹槽；在所述多个第一鳍中形成所述第一凹槽之后，在所述多个第二鳍中形成第二凹槽，包括：执行第二湿法除渣工艺；并且执行第二各向异性蚀刻工艺以在所述多个第二鳍中形成第二凹槽；以及在所述第一凹槽中外延生长第一源极/漏极结构并且在所述第二凹槽中外延生长第二源极/漏极结构。

示例11是示例10所述的方法，其中，所述第一源极/漏极结构和所述第二源极/漏极结构是通过相同的外延生长工艺同时形成的。

示例12是示例10所述的方法，其中，所述第一各向异性蚀刻工艺与所述第二各向异性蚀刻工艺不同。

示例13是示例10所述的方法，其中，所述低k电介质材料是碳氧化硅。

示例14是示例10所述的方法，其中，形成所述多个第一间隔件结构包括：使用第一沉积工艺来沉积第一层低k电介质材料；对所述第一层低k电介质材料执行注入工艺；以及在执行所述注入工艺之后，使用第二沉积工艺来沉积第二层低k电介质材料。

示例15是示例10所述的方法，其中，执行所述第一湿法除渣工艺包括：将硫酸和过氧化氢的混合物加热至80℃和180℃之间的温度。

示例16是示例10所述的方法，其中，所述第一源极/漏极结构具有与所述第二源极/漏极结构相比更大的体积。

示例17是示例10所述的方法，其中，与所述第二各向异性蚀刻工艺蚀刻所述多个第二间隔件结构相比，所述第一各向异性蚀刻工艺蚀刻所述多个第一间隔件结构更多。

示例18是一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；在所述第一鳍上方并且沿着所述第一鳍的侧壁形成第一栅极堆叠；沿着所述第一栅极堆叠的侧壁形成第一间隔件，所述第一间隔件包括第一碳氧化硅组合物；沿着所述第一间隔件的侧壁形成第二间隔件，所述第二间隔件包括第二碳氧化硅组合物；沿着所述第二间隔件的侧壁形成第三间隔件，所述第三间隔件包括氮化硅；以及在所述第一鳍中并且与所述第三间隔件相邻形成第一外延源极/漏极区域。

示例19是示例18所述的方法，还包括：形成从所述衬底延伸的第二鳍；在所述第二鳍上方并且沿着所述第二鳍的侧壁形成第二栅极堆叠；沿着所述第二栅极堆叠的侧壁形成第四间隔件，所述第四间隔件包括所述第一碳氧化硅组合物；沿着所述第四间隔件的侧壁形成第五间隔件，所述第五间隔件包括所述第二碳氧化硅组合物；沿着所述第五间隔件的侧壁形成第六间隔件，所述第六间隔件包括氮化硅；以及在所述第二鳍中并且与所述第六间隔件相邻形成第二外延源极/漏极区域，其中，所述第二外延源极/漏极区域具有与所述第一外延源极/漏极区域不同的体积。

示例20是示例18所述的方法，其中，所述第一鳍包括硅锗。