集成电路及其操作方法
【技术领域】
[0001]本发明是有关于一种集成电路及其操作方法，且特别是有关于一种具有导电结构的集成电路及其操作方法。
【背景技术】
[0002]当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个比特较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中。此外，交会点阵列技术也已经应用在反熔丝存储器之中。
[0003]在一个三维阵列中，不同阶层(level)中的结构电气特性可以导致编程、擦除、及电荷储存的动态不同，包括在不同阶层问这些存储单元与存储状态对应的临界电压的变动。因此，为了达成在每一层中存储单元读写质量的优化，编程及擦除过程在某些程度上必须适应目标存储单元不同层间的变异。这些变异也会导致存储单元的承受力问题以及产生其他的复杂问题。
[0004]在一个三维阵列中，例如是主位线的存取线，被安排成用来存取此阵列的不同阶层，必须使得其例如是电容或是电感的特性能够随着所耦接的电路因为不同层间的变异的不同而跟着变动。举例而言，主位线通常是延伸至用来读取及写入存储单元的感测电路。在不同层间的垂直连接器及其他的不同特性会导致在主位线间的电容值产生变动。这些电容值的差异会影响于读取、编程、或擦除操作时的主位线电压，且会影响规范的需求，例如是于编程与擦除状态间较大的读取区间。
[0005]因此需要提供一种集成电路，其包以减少因为不同层间的差异所造成的复杂问题。
【发明内容】
[0006]本发明是有关于一种集成电路及其操作方法，具有平均的感应电容。
[0007]根据一实施例，提出一种集成电路，包括一叠层结构及一导电结构；叠层结构包括一导电条纹；导电结构位于叠层结构上方，并电性连接至导电条纹；导电结构与导电条纹在不同组的对应点之间根据基轴具有不同的间隙距离。
[0008]根据另一实施例，提出一种集成电路的操作方法，集成电路包括一三维存储器叠层与一导电结构；三维存储器叠层包括邻近的一虚置部分与一存储器部分，该虚置部分及该存储器部分均包括一叠层结构、一介电层、一第一导电层与一第二导电层；叠层结构包括一导电条纹；第一导电层通过介电层电性绝缘于导电条纹；导电条纹的相对末端被分别电性连接至第二导电层与导电结构；第一导电层被配置在导电条纹的相对末端之间；操作方法包括以下步骤:提供一第一电压至虚置部分的导电结构；提供一第二电压至虚置部分的第二导电层；第一电压等于第二电压。
[0009]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0010]图1为根据一实施例的集成电路的示意图。
[0011]图2为根据一实施例的集成电路的示意图。
[0012]图3为根据一实施例的集成电路的上视图。
[0013]图4为根据一实施例的集成电路的上视图。
[0014]图5为根据一比较例的集成电路的示意图。
[0015]【符号说明]
[0016]102:叠层结构
[0017]104:介电层
[0018]106、106A、106B、106C、106D:第一导电层
[0019]108:第二导电层
[0020]110、210:导电结构
[0021]112:衬底
[0022]114:导电条纹
[0023]116:介电条纹
[0024]118:导电梯
[0025]119:导电插塞
[0026]120、220:导电线
[0027]122:导电板
[0028]124:虚置部分
[0029]126:存储器部分
[0030]D1、D2、D3、D4:距离
【具体实施方式】
[0031]图1为根据一实施例的集成电路的示意图，集成电路包括三维(3D)存储器叠层，其包括叠层结构102、介电层104、第一导电层106A、106B、106C、106D与第二导电层108 ;集成电路也包括导电结构110。
[0032]请参照图1，不同排(例如往Z方向延伸)的叠层结构102是互相分开地配置在衬底112上。叠层结构102各包括多个交错叠层且为直条状的导电条纹114与介电条纹116。介电条纹116类似于导电条纹114，为直条状连续延伸的结构，而为了清楚表示实施例的集成电路的结构，图1并未绘示出介电条纹116介于第一导电层106A、106B、106C、106D与第二导电层108之间的部分。
[0033]导电条纹114的相对末端是分别电性连接至导电结构110与第二导电层108。导电条纹114的相对末端之间的第一导电层106A、106B、106C、106D是通过介电层104电性绝缘于导电条纹114。延伸方向(例如X方向)彼此平行的不同页(page)的第一导电层106A、106B、106C、106D与第二导电层108可通过介电结构(未显示)彼此分开。
[0034]导电结构110位于叠层结构102上方，并通过导电梯118与导电插塞(plug) 119电性连接至导电条纹114。于此例中，导电结构110包括互相分开的导电线120，其电性连接至不同排的叠层结构102相同阶层的导电条纹114。导电条纹114具有如图1所示的锯齿状或阶梯状，或其他合适的形状。
[0035]一实施例中，叠层结构102的导电条纹114是用作位线(BL)。配置在叠层结构102的侧壁上且邻近导电梯118的第一导电层106A是用作串接选择线(SSL)，其中可通过提供至第一导电层106A电压，来控制邻近的导电条纹114为选择(selected)状态(或开启状态)、或为未选择(unselected)状态(或关闭状态)。远离导电梯118的第二导电层108是用作共同源极线(common source line,CSL),电性连接至不同排的叠层结构102的导电条纹114。邻近第二导电层108的第一导电层106D是用作接地选择线(GSL)。第一导电层106A与第一导电层106D之间的第一导电层106B、106C是用作字线(WL)。
[0036]实施例的第一导电层106B、106C(WL)的页数、叠层结构102的排数、导电条纹114的阶层数、导电线120等并不限于如图1所示的数目，可视实际状况分别设计成更多或更少的数目。实施例中，导电材料可包括金属、多晶硅、金属硅化物、或其他合适的材料。介电材料可包括氧化物或硅化物，例如氧化硅、氮化硅、或氮氧化硅，或其他合适的材料。
[0037]图2绘示根据一实施例的集成电路的示意图，其与图1的差异说明如下。导电结构110包括导电板122，其长轴的延伸方向不平行于各个叠层结构102(或导电条纹114)的延伸方向。导电板122电性连接至不同个叠层结构102的相同阶层的导电条纹114，并同时电性连接至各个叠层结构102的不同阶层的这些导电条纹114。
[0038]请参照图3，其为根据一实施例的集成电路的上视图，其中，为求简洁，仅绘示出导电条纹114、第一导电层106与导电结构110。导电结构110包括互相分开的导电板122与导电线120，其配置在同一阶层(例如第三阶金属层(M3))。第一导电层106与第二导电层108 (图1)的延伸方向(例如X方向)是与叠层结构102 (图1)的导电条纹114的延伸方向(例如Z方向)彼此交错。
[0039]三维存储器叠层包括邻近的虚置部分124与存储器部分126。一实施例中，举例来说，虚置部分124是配置在存储器部分126之间。存储器部分126与邻近的虚置部分124的导电条纹114被电性连接至导电结构110的导电线120，此部分的三维存储器叠层类似图1所示的结构。远离存储器部分126的虚置部分124其导电条纹114被电性连接至导电结构I1的导电板122，此部分的三维存储器叠层类似图2所示的结构。一实施例中，虚置部分124与存储器部分126是共享单一个第二导电层108 (或共同源极线)(图1、图2)。
[0040]实施例中，导电结构110与导电条纹114的延伸方向互不平行，或者集成电路配置有虚置部分124，藉此补偿(compensate)不同的位结构(例如图1的导电梯118的上表面面积)造成的电容差异，并使得集成电路具有较平均的感应电容。举例来说，从图3所示的上视图来看，导电线120是从末端部分往中间部分逐渐