括Ge或SiGe外延和CMP (操作128)。图11示出了在先前的硅凹槽中完成Ge或SiGe外延和CMP(图3的操作128)之后的半导体结构的部分的等距视图。示出了外延生长的Ge或SiGe212。Ge或SiGe外延将对准Si衬底202的晶格。Ge或SiGe的固有晶格常数大于硅的固有晶格常数。因此，沟道材料将经受压缩应变。在该实例中，Ge或SiGe外延的厚度214为约1nm至30nm并且在具有较大的外延深度的情况下，可以使应变松弛。
[0053]再次参考图3，0D模组工艺(操作110)还可以包括阱注入(操作130)。图12示出了在完成阱注入(图3的操作130)之后的半导体结构的部分的等距视图。示出了具有N阱注入的硅衬底216和具有N阱注入的Ge或SiGe218。
[0054]再次参考图3，0D模组工艺(操作110)还可以包括鳍形成(操作132)。图13示出了在完成鳍形成(图3的操作132)之后的半导体结构的部分的等距视图。示出了在去除围绕鳍220的STI材料208之后的鳍220。
[0055]图4是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图4的示例方法类似于图2的示例方法，但是提供了关于可如何制造第一半导体层的具体实例。
[0056]具体地，在这个实例中，在第一半导体器件层中制造器件包括氧化(“0D”)模组工艺(操作110)、栅极模组工艺(操作112)、源极/漏极模组工艺(操作114)、去除多晶硅栅极模组工艺(操作116)、中段制程(“ME0L”)模组工艺(操作118)以及缓冲层沉积和CMP工艺(操作119)。
[0057]栅极模组工艺(操作112)可以包括诸如沉积隔离氧化物材料(操作124)、伪多晶硅沉积(操作126)、伪多晶硅光刻/蚀刻(操作128)、蚀刻隔离氧化物材料(操作130)和氮化物间隔件形成(操作132)的操作。
[0058]图14A示出了在完成栅极模组工艺(图4的操作112)之后的半导体结构的部分的等距视图。图14B提供了从图14A的剖切线I截取的半导体结构的截面图。示出了伪多晶硅222、氮化物间隔件224和IL/HK218。
[0059]再次参考图4，源极/漏极模组工艺(操作114)可以包括源极/漏极外延生长操作(操作134)、源极/漏极注入操作(操作136)以及层间电介质沉积和CMP(操作138)。图15A示出了在完成源极/漏极模组工艺(图4的操作114)之后的半导体结构的等距视图。图15B提供了从图15A的剖切线I截取的半导体结构的截面图。示出了在外延和P+注入之后的源极/漏极材料228和沉积的层间介电材料230。
[0060]再次参考图4，去除多晶硅栅极模组工艺(操作116)可以包括伪多晶硅/隔离氧化物去除(操作140)以及隔离氧化物/高k/金属栅极沉积和CMP (操作142)。图16A示出了在完成去除多晶硅栅极模组工艺(图4的操作116)之后的半导体结构的部分的等距视图。图16B提供了从图16A的剖切线I截取的半导体结构的截面图。这些图示出了沉积的金属栅极材料232。沉积的金属栅极材料可以包括诸如Al或W的材料。
[0061 ] MEOL模组工艺(操作118)可以包括MO光刻和蚀刻操作(操作144)、自对准硅化(操作146)以及MO沉积与CMP (操作148)。图17A示出了在完成MEOL模组工艺(图4的操作118)之后的半导体结构的部分的等距视图。图17B提供了从图17A的剖切线I截取的半导体结构的截面图。这些图示出了在源极和漏极区之上增加MO金属材料234和硅化物236。第一晶体管层的顶面238具有图案化的部件并且由诸如金属栅极、氮化物间隔件、MO金属和ILDO氧化物的若干种非均质材料组成。
[0062]再次参考图4，缓冲层沉积和CMP工艺(操作119)导致粘合/缓冲层沉积在第一晶体管层的顶面上以产生均勻的、非图案化的、无形貌的(no topography)和均质的表面以用于晶圆接合。在该实例中，该层的适宜的厚度为约1nm至20nm以消除由随后的晶圆接合引起的应力。在另一实例中，缓冲层的应力是不大于约2X 19达因/平方厘米的压缩应力，或不大于约IXlO9达因/平方厘米的拉伸应力以消除由随后的晶圆接合引起的应力。
[0063]图18A示出了在缓冲层沉积和CMP工艺(图4的操作119)之后的半导体结构的部分的等距视图。图18B提供了从图18A的剖切线I截取的半导体结构的截面图。这些图示出了沉积在第一晶体管层的顶面238上的粘合/缓冲层240。
[0064]图5是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图5的示例方法类似于图2的示例方法，但是提供了关于可如何将第二半导体衬底接合至第一半导体器件的表面的具体实例。
[0065]具体地，参考图5，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面包括提供单独的衬底(操作150)。作为一个实例，衬底可以包括具有活化的Be惨杂剂的GaAs。图19不出了单独的衬底242的等距视图。在该实例中，衬底包括具有P阱注入的GaAs。
[0066]再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括在衬底上沉积无缺陷的掩埋氧化物层(操作152)。图20示出了衬底242和沉积的掩埋氧化物244的等距视图。在该实例中，掩埋氧化物包括A1203、HfO2, S12或一些其他合适的氧化物材料。在该实例中，考虑到SOI结构的隔离功能以及随后的接触件蚀刻和填充的深度，该层的厚度为约1nm至20nm。
[0067]再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括H2Afe注入(操作154)。图21示出了沉积的掩埋氧化物244和衬底242的等距视图，其中掩埋氧化物244和衬底242经受了 H2/He注入以将H2/He246引入GaAs衬底242内至层级248以减弱界面原子连接。
[0068]再次参考图5，在操作156中，将掩埋氧化物层的顶面接合至顶部毯状表面。图22提供了使用将掩埋氧化物层244的顶面252接合至第一晶体管层级的毯状顶面240的箭头250的图示。在接合之前，应该平坦化两个接合表面240、252以最小化表面粗糙度并且对表面进行清洁以去除微粒。
[0069]再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括退火操作以固化接合表面(操作158)。图23示出了在退火操作之后的半导体结构的等距视图。示出了接合晶圆252中的衬底242、掩埋氧化物244和H2/He注入层层级248、接合表面240、250、以及第一晶体管层的晶圆256。
[0070]再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毪状顶面还包括H2/He注入层层级处的晶圆切割(cleaving)(操作160)。图24示出了在晶圆切割操作之后的半导体结构的等距视图。衬底242已经在H2/He注入层层级248处被切割。
[0071]再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括GaAs CMP (操作162)以减小GaAs衬底的尺寸。图25A示出了在GaAsCMP之后的半导体结构的等距视图。图25B提供了从图25A的剖切线I截取的半导体结构的截面图。对GaAs沟道材料进行CMP以使第二沟道材料达到目标厚度258。
[0072]图6是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图6的示例方法类似于图2的示例方法，但是提供了关于可如何制造第二半导体层的具体实例。
[0073]具体地，在这个实例中，在第二半导体器件层中制造器件包括:氧化(“0D”)模组工艺(操作164)、栅极模组工艺(操作166)、源极/漏极模组工艺(操作168)、去除多晶硅栅极模组工艺(操作170)和中段制程(