用于具有多个半导体器件层的半导体结构的系统和方法
【技术领域】
[0001]本专利文件中描述的技术总体涉及半导体器件，更具体地，涉及具有多个半导体器件层的半导体结构。
【背景技术】
[0002]集成电路(“1C”)可以包括一种或多种类型的半导体器件，诸如η沟道MOSFET ( “NM0S”)器件、P沟道MOSFET ( “PM0S”)器件、双极结型晶体管(“BJT”)器件、二极管器件和电容器器件等。对半导体设计者而言，不同类型的器件能够呈现不同的设计依据。IC也可以包括具有不同电路功能的电路，诸如具有模拟功能、逻辑功能和存储功能的ICo
【发明内容】
[0003]根据本文中描述的教导，提供了具有多个半导体器件层的半导体结构及其制造方法。在一个实例中，半导体结构包括在具有应变的第一沟道材料的块状衬底上制造的第一半导体器件层、包括在第一半导体层之上制造的介电材料并且具有毯状顶面的缓冲层、以及在包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料的第二衬底上制造的第二半导体器件层。掩埋氧化物的底面接合至缓冲层的毯状顶面。
[0004]这些方面和其他实施例可以包括一个或多个以下特征。缓冲层可以适合于消除接合至毯状顶面的掩埋氧化物对第一沟道材料的应力。缓冲层和掩埋氧化物可以配合以将应变引入第二沟道材料。应变的沟道材料可以包括具有压缩沟道应变的沟道材料。第一半导体层可以包括PMOS晶体管，并且第二半导体层包括NMOS晶体管。块状衬底可以包括硅(“Si”)衬底，并且第一沟道材料包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的沟道材料。应变的沟道材料可以包括具有拉伸沟道应变的沟道材料。第一半导体层可以包括NMOS晶体管，并且第二半导体层包括PMOS晶体管。半导体结构还可以包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的虚拟衬底，并且第一沟道材料可以包括由硅(“Si”)外延形成的沟道材料。可以在第一半导体器件层上仅制造NMOS和PMOS器件类型中的一种并且可以在第二半导体器件层上仅制造NMOS和PMOS器件类型中的另一种。
[0005]在另一个实例中，提供了一种制造具有多个半导体器件层的半导体结构的方法。该方法包括提供块状衬底，提供应变的第一沟道材料，以及在具有应变的第一沟道材料的块状衬底上制造第一半导体器件层。该方法还包括在第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层，将第二衬底的底面接合至毯状顶面，其中第二衬底包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料，以及在第二衬底上制造第二半导体器件层。
[0006]这些方面和其他实施例可以包括一个或多个以下特征。缓冲层可以适合于消除接合至毯状顶面的掩埋氧化物对第一沟道材料的应力。缓冲层和掩埋氧化物可以配合以将应变引入第二沟道材料。应变的沟道材料可以包括具有压缩沟道应变的沟道材料。第一半导体层可以包括PMOS晶体管，并且第二半导体层包括NMOS晶体管。块状衬底可以包括硅(“Si”)衬底，并且第一沟道材料包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的沟道材料。应变的沟道材料可以包括具有拉伸沟道应变的沟道材料。第一半导体层可以包括NMOS晶体管，并且第二半导体层包括PMOS晶体管。半导体结构还可以包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的虚拟衬底，并且第一沟道材料可以包括由硅(“Si”)外延形成的沟道材料。
[0007]在另一个实例中，提供了一种制造具有多个半导体器件层的半导体结构的方法。该方法包括提供块状衬底，以及在块状衬底上生长第一沟道材料，其中沟道材料的晶格常数与块状衬底的晶格常数不同以将应变引入沟道材料。该方法还包括在具有应变的第一沟道材料的块状衬底上制造第一半导体器件层，在第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层，将第二衬底的底面接合至毯状顶面，其中第二衬底包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料，以及在第二衬底上制造第二半导体器件层。
[0008]为了解决现有技术中的问题，本发明提供了一种具有多个半导体器件层的半导体结构，所述半导体结构包括:第一半导体器件层，制造在具有应变的第一沟道材料的块状衬底上；缓冲层，包括在所述第一半导体层之上制造的介电材料并且具有毯状顶面；以及第二半导体器件层，制造在第二衬底上，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料，其中，所述掩埋氧化物的底面接合至所述缓冲层的所述毯状顶面。
[0009]在上述半导体结构中，其中，所述缓冲层适合于消除接合至所述毯状顶面的所述掩埋氧化物对所述第一沟道材料的应力。
[0010]在上述半导体结构中，其中，所述缓冲层和所述掩埋氧化物配合以将应变引入所述第二沟道材料。
[0011 ] 在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料。
[0012]在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述第一半导体层包括PMOS晶体管，并且所述第二半导体层包括NMOS晶体管。
[0013]在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述块状衬底包括硅(Si)衬底，并且所述第一沟道材料包括由锗(Ge)或硅锗(SiGe)外延形成的沟道材料。
[0014]在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料。
[0015]在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；其中，所述第一半导体层包括NMOS晶体管，并且所述第二半导体层包括PMOS晶体管。
[0016]在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；还包括:由锗(Ge)或硅锗(SiGe)外延形成的虚拟衬底，并且其中，所述第一沟道材料包括由硅(Si)外延形成的沟道材料。
[0017]在上述半导体结构中，其中，仅在所述第一半导体器件层上制造NMOS和PMOS器件类型中的一种，并且仅在所述第二半导体器件层上制造NMOS和PMOS器件类型中的另一种。
[0018]根据本发明的另一个方面，提供了一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括:提供块状衬底；提供应变的第一沟道材料；在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及在所述第二衬底上制造第二半导体器件层。
[0019]在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料。
[0020]在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述第一半导体层包括PMOS晶体管，并且所述第二半导体层包括NMOS晶体管。
[0021]在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述块状衬底包括硅(Si)衬底，并且所述第一沟道材料包括由锗(Ge)或硅锗(SiGe)外延形成的沟道材料。
[0022]在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料。
[0023]在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；其中，所述第一半导体层包括NMOS晶体管，并且所述第二半导体层包括PMOS晶体管。
[0024]在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；还包括:由锗(Ge)或硅锗(SiGe)外延形成的虚拟衬底，并且其中，所述第一沟道材料包括由硅
(Si)外延形成的沟道材料。
[0025]在上述方法中，其中，所述缓冲层适合于消除接合至所述毯状顶面的所述掩埋氧化物对所述第一沟道材料的应力。
[0026]在上述方法中，其中，所述缓冲层和所述掩埋氧化物配合以将应变引入所述第二沟道材料。
[0027]根据本发明的又一个方面，提供了一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括:提供块状衬底；在所述块状衬底上生长第一沟道材料，其中，所述沟道材料的晶格常数与所述块状衬底的晶格常数不同以将应变引入所述沟道材料；在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及在所述第二衬底上制造第二半导体器件层。
【附图说明】
[0028]图1是提供具有多个晶体管(或半导体)层的示例半导体结构的截面图的框图。
[0029]图2至图6是示出用于产生具有多个晶体管(或半导体)层的半导体结构的示例方法的工艺流程图。
[0030]图7至图27B是示出在制造具有多个晶体管(或半导体)层的半导体结构期间的示例状态的图。
[0031]图28至图31是示出用于产生具有多个晶体管(或半导体)层的半导体结构的示例方法的工艺流程图。
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