“ME0L”)模组工艺(操作172)。
[0074]OD模组工艺(操作164)可以包括隔离氧化物沉积和平坦化、光刻和蚀刻操作(操作174)的多次重复以及扩散/离子注入操作(诸如P阱或N阱注入、P+注入和N+注入)(操作176)。
[0075]栅极模组工艺(操作166)可以包括诸如沉积隔离氧化物材料(操作178)、伪多晶硅沉积(操作180)、伪多晶硅光刻/蚀刻(操作182)、蚀刻隔离氧化物材料(操作184)和氮化物间隔件形成(操作186)的操作。
[0076]源极/漏极模组工艺(操作168)可以包括源极/漏极外延生长操作(操作188)、源极/漏极注入操作(操作190)以及层间电介质沉积和蚀刻(操作192)。
[0077]去除多晶硅栅极模组工艺(操作170)可以包括伪多晶硅/隔离氧化物去除(操作194)以及隔离氧化物/高K/金属栅极沉积和CMP (操作196)。
[0078]中段制程(“ME0L”)模组工艺(操作172)可以包括MO光刻和蚀刻操作(操作197)、自对准硅化(操作198)以及MO沉积和CMP (操作199)。
[0079]图26A示出了在第二半导体器件层中制造器件之后的半导体结构的等距视图。图26B提供了从图26A的剖切线I截取的半导体结构的截面图。这些图示出了硅衬底216、第一半导体器件(晶体管)层259、缓冲层240、掩埋氧化物层244、和第二半导体器件(晶体管)层261。第二晶体管层261包括N+源极/漏极区262、硅化物264、氮化物间隔件266、MO金属268、金属栅极270和IL/HK272。
[0080]在制造第二半导体器件层之后，可以进行BEOL操作。图27A示出了在完成包括增加Ml金属274的BEOL操作(例如，图6的操作108)之后的半导体结构的等距视图。图27B提供了从图27A的剖切线I截取的半导体结构的截面图并且还示出了从Ml金属274至第二晶体管层级的MO金属268的通孔O (viaO) 276。由椭圆278标示的是在块状结构上制造的第一晶体管，并且由椭圆280标示的是在SOI结构上制造的第二晶体管。在硅衬底上通过外延形成具有应变的第一沟道材料218。
[0081]图28是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。
[0082]具体地，在这个实例中，在第一半导体器件层中制造器件包括:氧化(“0D”)模组工艺(操作310)、栅极模组工艺(操作312)、源极/漏极模组工艺(操作314)、去除多晶硅栅极模组工艺(操作316)、中段制程(“ME0L”)模组工艺(操作318)以及缓冲层沉积和CMP工艺(操作319)。
[0083]用于在块状晶圆上形成NMOS晶体管的OD模组工艺(操作310)可以包括SiGe或Ge外延(操作321)。图32示出了在硅衬底402之上具有SiGe或Ge外延404的示例块状晶圆400的等距视图。SiGe或Ge外延的足够的厚度可以确保Ge或SiGe晶体完全松她并且不会承受Si衬底的应力。在该实例中，厚度可以为400nm至500nm。
[0084]再次参考图28，OD模组工艺(操作310)还可以包括光刻和蚀刻操作(操作323)的多次重复。光刻和蚀刻操作可以导致衬底材料从块状衬底的特定区域中去除。图33示出了在完成光刻和蚀刻操作操作(图28的操作323)之后的半导体结构的部分的等距视图。示出了位于块状衬底402上的用于NMOS晶体管的OD鳍405。
[0085]再次参考图28，0D模组工艺(操作310)还可以包括衬垫氧化物沉积(操作325)以及浅沟槽隔离(“STI”)沉积和CMP (操作327)。衬垫氧化物沉积以及STI沉积和CMP可以导致在光刻和蚀刻操作(操作323)期间衬垫氧化物和STI沉积在空出的区域内。图34示出了在完成衬垫氧化物沉积(图28的操作325)以及STI沉积和CMP(图28的操作327)之后的半导体结构的部分的等距视图。示出了沉积的衬垫氧化物406和沉积的STI材料 408。
[0086]再次参考图28，OD模组工艺(操作310)还可以包括SiGe或Ge凹槽形成(操作329)。图35示出了在完成SiGe或Ge凹槽形成(图28的操作329)之后的半导体结构的部分的等距视图。示出了形成的凹槽410。
[0087]再次参考图28，OD模组工艺(操作310)还可以包括Ge或SiGe外延和CMP (操作331)。图36示出了在先前的SiGe或Ge凹槽中完成Si外延和CMP (图28的操作331)之后的半导体结构的部分的等距视图。示出了外延生长的Si412。Si外延412将对准Ge或SiGe衬底404的晶格。Si的固有晶格常数小于Ge或SiGe的固有晶格常数。因此，沟道材料将经受拉伸应变。在该实例中，Si外延的厚度414为约1nm至30nm并且在具有较大的外延深度的情况下，可以使应变松弛。
[0088]再次参考图28，0D模组工艺(操作310)还可以包括阱注入(操作333)和鳍形成(操作335)。图37示出了在完成鳍形成(图28的操作335)之后的半导体结构的部分的等距视图。示出了在去除STI材料408之后的具有P阱注入的鳍420。
[0089]图29是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。图29的示例方法类似于图28的示例方法，但是提供了关于可如何制造第一半导体层的额外的具体实例。
[0090]具体地，在这个实例中，在第一半导体器件层中制造器件包括:氧化(“0D”)模组工艺(操作310)、栅极模组工艺(操作312)、源极/漏极模组工艺(操作314)、去除多晶硅栅极模组工艺(操作316)、中段制程(“ME0L”)模组工艺(操作318)以及缓冲层沉积和CMP工艺(操作319)。
[0091]栅极模组工艺(操作312)可以包括诸如沉积隔离氧化物材料(操作324)、伪多晶硅沉积(操作326)、伪多晶硅光刻/蚀刻(操作328)、蚀刻隔离氧化物材料(操作330)和氮化物间隔件形成(操作332)的操作。
[0092]源极/漏极模组工艺(操作314)可以包括源极/漏极外延生长操作(操作334)、源极/漏极注入操作(操作336)以及层间电介质沉积和CMP (操作338)。
[0093]去除多晶硅模组工艺(操作316)可以包括伪多晶硅/隔离氧化物去除(操作340)以及隔离氧化物/高K/金属栅极沉积和CMP (操作342)。
[0094]MEOL模组工艺(操作318)可以包括MO光刻和蚀刻操作(操作344)、自对准硅化(操作346)以及MO沉积和CMP (操作348)。图38A示出了在MEOL模组工艺(图29的操作318)之后的半导体结构的部分的等距视图。图38B提供了从图38A的剖切线I截取的半导体结构的截面图。这些图示出了增加的MO金属材料434和硅化物436、氮化物间隔件424、第一栅极432、硅化物436和η源极/漏极区428。
[0095]再次参考图29，缓冲层沉积和CMP工艺(操作319)导致粘合/缓冲层沉积在第一晶体管层的顶面上以产生均勻的、非图案化的、无形貌的(no topography)和均质的表面以用于晶圆接合。在该实例中，该层的适宜的厚度为约1nm至20nm以消除由随后的晶圆接合引起的应力。
[0096]图39A示出了在缓冲层沉积和CMP工艺(图29的操作319)之后的半导体结构的部分的等距视图。图39B提供了从图39A的剖切线I截取的半导体结构的截面图。这些图示出了沉积在第一晶体管层的顶面438上的粘合/缓冲层440。
[0097]图30是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。图30的示例方法类似于图28的示例方法，但是提供了关于可如何将第二半导体衬底接合至第一半导体器件的表面的具体实例。
[0098]具体地，参考图30，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面包括提供