个FinFET器件的FinFET结构)200的方法100的流程图。图2和图7是根据方法100制造的半导体结构200的侧视立体图。图3至图6是根据方法100构建的处于制造阶段的半导体结构200的截面图。图8A、图9A、图10A、图11A、图12A是半导体结构200沿着图7的线A-A截取的截面图。图8B、图9B、图10B、图11B、图12B是半导体结构200沿着图7的线B-B截取的截面图，其中，线B-B垂直于线A-A的方向。应当理解，在该方法之前、期间和之后可以实施额外的步骤，并且可以替换或消除描述的一些步骤以用于该方法的其他实施例。参考各个视图来共同地描述半导体结构200及其制造方法100。
[0035]参考图1和图2至图3，方法100开始于操作102，提供衬底210。在本实施例中，衬底210是块状硅衬底。可选地，衬底210可以包括诸如晶体结构形式的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；或它们的组合。
[0036]在另一实施例中，衬底210包含在衬底中具有绝缘层的绝缘体上硅(SOI)结构。示例性绝缘层可以是埋氧层(BOX)。可以使用注氧隔离(SIMOX)、晶圆接合、和/或其他合适的方法制造SOI衬底。
[0037]根据本领域公知的设计需求，衬底210可以包括各种掺杂部件。掺杂部件可以掺杂有P型掺杂剂，诸如硼；11型掺杂剂，诸如磷或砷；或它们的组合。掺杂部件可以通过离子注入形成并且可以包括阱结构，诸如P型阱、N型阱或两者。
[0038]在衬底210上形成一个或多个隔离部件，从而限定第一鳍式有源区(或第一鳍)220。在本实施例中，隔离部件230是浅沟槽隔离(STI)部件(也由230指代)。STI部件230由包括沉积、光刻、和/或蚀刻工艺的任何合适的工序形成。在一个实施例中，STI部件230通过包括以下步骤的工序形成:形成第一硬掩模层212、穿过第一硬掩模层212的开口对衬底210施加蚀刻工艺以在衬底210中形成沟槽、用一种或多种介电材料(诸如氧化硅)填充沟槽，以及实施化学机械抛光(CMP)工艺以去除过量的介电材料和平坦化顶面，从而形成STI部件230并且限定第一鳍有源区220。
[0039]硬掩模层212可以通过沉积材料层(诸如氮化硅)、通过光刻工艺形成图案化的光刻胶(抗蚀剂)层和穿过图案化的光刻胶层的开口蚀刻材料层以形成图案化的硬掩模层212来形成。CMP工艺还可以额外地去除硬掩模层212。可选地，可以在CMP工艺之后通过诸如湿蚀刻的蚀刻工艺去除硬掩模层212。
[0040]示例性的光刻工艺可以包括:形成光刻胶层、通过光刻曝光工艺使光刻胶曝光、实施曝光后烘烤工艺、以及对光刻胶层进行显影以形成图案化的光刻胶层。光刻工艺可以可选地通过其他技术代替，诸如电子束写入、离子束写入、无掩模图案化或分子印刷。
[0041]在另一个实施例中，图案化的光刻胶层直接使用图案化的掩模层212作为蚀刻工艺的蚀刻掩模以在衬底中210形成沟槽。在又一个实施例中，图案化的硬掩模层212包括氧化硅、氮化硅、氮氧化硅、或任何其他合适的介电材料。图案化的硬掩模层212可以包括单个材料层或多个材料层。硬掩模层212可以通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)、或任何其他适当的方法形成。
[0042]以隔离鳍有源区的形式在衬底210上形成隔离部件230。例如，STI部件230将各第一鳍220彼此隔离。隔离部件230包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。
[0043]参考图1和图4，方法100进行至操作104，在N型FET区315中凹进第一鳍220以形成沟槽310。在凹进工艺之前，形成第二硬掩模320以保护诸如P型FET区325的预定区。特别地，诸如通过较短的蚀刻持续时间控制凹进工艺以实现适度的凹进。在一个实施例中，凹进深度介于约70nm和约10nm的范围内。
[0044]第二硬掩模320的形成在许多方面类似于以上结合图3论述的第一硬掩模212的形成。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺、和/或它们的组合。
[0045]可以通过设计为选择性地蚀刻半导体衬底210的半导体材料的蚀刻工艺来实现凹进工艺。凹进工艺还可以包括选择性湿蚀刻或选择性干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HN03/CHf00H溶液、或其他合适的溶液。相应的蚀刻工艺可以利用各种蚀刻参数来调整，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH (氢氧化钾)、HF (氢氟酸)、TMAH (四甲基氢氧化钱)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SFjP He。干蚀刻也可以使用诸如DRIE(深反应离子蚀刻)的机制各向异性地实施。
[0046]参考图1和图5，方法100进行至操作106，在沟槽310中沉积第一半导体材料层410和在第一半导体材料410的顶上沉积第二半导体材料层420。在本实施例中，通过选择性外延生长沉积第一半导体材料层410和第二半导体材料层420。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
[0047]第一半导体材料层410和第二半导体材料层420彼此不同。第一半导体材料层410具有第一晶格常数而第二半导体材料层420具有与第一晶格常数不同的第二晶格常数。在本实施例中，第一半导体材料层410包括硅锗(SiGe)，而第二半导体材料层420包括具有小于第一半导体材料层410的晶格常数的第二晶格常数的硅。在各个实例中，第一半导体材料层410和第二半导体材料层420可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、或其他合适的材料。此外，可以实施CMP工艺以去除过量的半导体材料层(410和420)，并使半导体结构200的顶面平坦化。在一个实例中，第一半导体材料层410的厚度介于约35nm和约40nm的范围内。
[0048]参考图1和图6，方法100进行至操作108，凹进第二半导体材料层420周围的隔离部件230以横向地暴露第二半导体材料层420的上部，从而在N型FET区315中形成第二鳍510和额外地在P型FET区325中形成第三鳍520。在本实施例中，第二鳍510形成为层420、410和210(从顶部到底部的顺序)的堆叠件。第三鳍520可以由衬底材料210形成。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在本实施例中，控制凹进深度，从而使得第二半导体材料层420基本上被暴露，但第一半导体材料层410仍然嵌入在凹进的隔离部件230中。在一个实例中，第一半导体材料层410的顶面比凹进的隔离部件230的顶面低介于约3nm和约1nm的范围内的垂直尺寸。
[0049]第二鳍510包括从半导体衬底210延伸的第一部分、形成在第一部分上的第二部分410以及设置在第二部分上的第三部分420。在本实施例中，第三部分420包括具有第一晶格常数的相同的半导体材料(诸如硅)，而第二部分410包括具有与第一晶格常数不同的第二晶格常数的第二半导体材料(诸如硅锗)。
[0050]参考图7，在一些实施例中，第二鳍510和第三鳍520各自包括源极/漏极区530和栅极区540。在进一步的实施例中，源极/漏极区530中的一个是源极区，并且源极/漏极区530中的另一个是漏极区。源极/漏极区530由栅极区540分隔开。
[0051]参考图1和图8A至图8B，方法100进行至操作110，形成栅极堆叠件610和位于栅极堆叠件610的侧壁上的侧壁间隔件620。在使用后栅极工艺的一个实施例中，该栅极堆叠件610是伪栅极并且将在后续阶段中由最终的栅极堆叠件代替。特别地，伪栅极堆叠件610将在高热温度工艺(诸如源极/漏极形成期间的用于源极/漏极活化的热退火工艺)之后随后由高k介电层(HK)和金属栅电极(MG)代替。伪栅极堆叠件610在衬底210上形成并且部分地设置在第二鳍510和第三鳍520的部分上方。在一个实施例中，伪栅极堆叠件610包括介电层612、电极层614和第三硬掩模616。由包括沉积和图案化的合适的工序形成伪栅极堆叠件610。图案化工艺还包括光刻和蚀刻。在各个实例中，沉积包括CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(或抗蚀剂)涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如，反应离子蚀刻)。
[0052]介电层612包括氧化硅。可选地或额外地，介电层612可以包括氮化硅、高k介电材料或其他合适的材料。电极层614可以包括多结晶体硅(多晶硅)。第三硬掩模616包括合适的介电材料，诸如氮化硅、氮氧化硅或碳化硅。
[0053]侧壁间隔件620可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件620可以包括多层。侧壁间隔件620的典型的形成方法包括:在栅极堆叠件610上方沉积介电材料和然后各向异性地回蚀刻介电材料。回蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性，灵活性和期望的过蚀刻控制。
[0054]再次参考图1和图8A至图8B，方法100还包括操作112，在源极/漏极区530中形成源极/漏极部件710。可以通过在源极/漏极区530中对第二鳍510和第三鳍520的部分进行凹进以形成源极/漏极凹进沟槽并且在源极/漏极凹进沟槽中外延生长第三半导体材料层来形成源极/漏极部件710。第三半导体材料层包括Ge、S1、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。源