半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
【背景技术】
[0002]在集成电路(IC, Integrated Circuit)的制造中，制作密封环(也称作防护环，Seal Ring)对于半导体工艺来说是重要的一环。随着半导体技术的发展,集成电路被制成芯片的形式。具体的，通过将用于构成集成电路的半导体结构、或半导体器件形成于半导体基底或晶圆表面，再对所述半导体基底或晶圆进行切割(Saw)，以形成多个孤立的芯片。然而，在对半导体基底或晶圆进行切割时，会将机械应力施加于所述半导体基底或晶圆上，因此，容易在切割而成的芯片内造成龟裂。
[0003]再者，半导体基底上形成有多个半导体器件。此时，在制作半导体组件的过程中，沉积而成叠置绝缘层(Stacked Insulating Films),例如金属层间介质层(IMD,Inter-metal Dielectric)、层间介质层(ILD, Inter-layer Dielectric),会因且芯片切割工艺而暴露出侧壁表面。所述叠置绝缘层及其暴露出的侧壁表面构成了水气穿透的路径，进而会让半导体器件发生故障。
[0004]为了防止半导体芯片受到切割工艺的损害及避免水气引发劣化的情形，会在每一芯片的器件区与切割道(Saw Lane)之间形成密封环结构。现有密封环结构在形成接线层及接触部的工艺中，同时形成，所形成的密封环结构呈多层结构，由金属层与绝缘层交替堆叠而成；其中，每一绝缘层内形成有通孔(Via)，以使相邻的金属层之间连通。
[0005]然而，现有的密封环结构保护芯片器件区的性能依旧较差，会影响切割而成的芯片性能。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，所述半导体结构对器件区的保护能力增强。
[0007]为解决上述问题，本发明提供一种半导体结构，包括:衬底，所述衬底具有器件区、以及围绕所述器件区的密封环区，所述衬底表面具有介质层；位于密封环区介质层内的第一密封环结构，所述第一密封环结构包围所述器件区，所述第一密封环结构包括:若干层重叠设置的第一连接层，相邻两层第一连接层之间由介质层隔离，至少一层第一连接层由若干分立的子连接层构成，相邻子连接层之间由介质层隔离；位于相邻第一连接层之间的若干第一导电插塞，所述第一导电插塞的顶部与所述第一连接层连接，至少两层相邻第一连接层之间的第一导电插塞底部伸入相邻子连接层之间的介质层内。
[0008]可选的，所述若干层第一连接层均由若干分立的子连接层构成，同一层子连接层之间由介质层隔离。
[0009]可选的，相邻两层第一连接层中的子连接层位置交错分布。
[0010]可选的，若干第一导电插塞的底部均伸入相邻子连接层之间的介质层内。
[0011]可选的，每一子连接层底部与若干第一导电插塞连接，所述子连接层以及与该子连接层连接的第一导电插塞构成密封环单元结构。
[0012]可选的，与一子连接层底部连接的第一导电插塞数量为I个?5个。
[0013]可选的，还包括:所述第一导电插塞的底部与所述第一连接层连接。
[0014]可选的，所述密封环区的介质层内还具有第二密封环结构，所述第二密封环结构包围所述器件区，且所述第二密封环结构包围所述第一密封环结构，或者所述第一密封环结构包围所述第二密封环结构。
[0015]可选的，所述第二密封环结构包括:若干层重叠设置的第二连接层，相邻两层第二连接层之间由介质层电隔离；位于相邻两层第二连接层的第二导电插塞，所述第二导电插塞两端分别与相邻两层第二连接层相连接。
[0016]可选的，位于底层的第一连接层通过第一导电插塞与衬底连接。
[0017]可选的，所述第一连接层和第一导电插塞的材料为金属。
[0018]可选的，所述第一连接层或第一导电插塞的材料为铜、钨或铝。
[0019]可选的，所述衬底还包括切割道区，所述切割道区围绕所述密封环区和器件区。
[0020]相应的，本发明还提供一种上述任一项半导体结构的形成方法，包括:提供衬底，所述衬底具有器件区、以及围绕所述器件区的密封环区；在所述衬底表面形成介质层；在密封环区的介质层内形成第一密封环结构，所述第一密封环结构包围所述器件区，所述第一密封环结构包括:若干层重叠设置的第一连接层，相邻两层第一连接层之间由介质层隔离，至少一层第一连接层由若干分立的子连接层构成，相邻子连接层之间由介质层隔离?’位于相邻第一连接层之间的若干第一导电插塞，所述第一导电插塞的顶部与所述第一连接层连接，至少两层相邻第一连接层之间的第一导电插塞底部伸入相邻子连接层之间的介质层内。
[0021]可选的，所述第一导电插塞、以及位于所述第一导电插塞顶部的第一连接层同时形成。
[0022]与现有技术相比，本发明的技术方案具有以下优点:
[0023]本发明的半导体结构中，位于密封环区的第一密封环结构中，至少一层第一连接层由若干分立的子连接层构成，位于相邻第一连接层之间的若干第一导电插塞，而且，至少两层相邻第一连接层之间的第一导电插塞底部伸入相邻子连接层之间的介质层内。由于所述第一导电插塞底部伸入第一连接层内，使所述第一导电插塞底部与第一连接层相接触的界面处机械强度增强。在所述第一导电插塞底部、与第一连接层相接触的界面处，所述第一导电插塞能够避免在切割芯片的过程中所产生的分层或破裂向器件区延伸。因此，所述第一密封环结构对器件区的保护能力增强。
[0024]本发明的半导体结构的形成方法中，形成于密封环区的第一密封环结构中，至少两层相邻第一连接层之间的第一导电插塞底部伸入相邻子连接层之间的介质层内，使所述第一导电插塞底部与第一连接层相接触的界面处机械强度增强。在所述第一导电插塞底部、与第一连接层相接触的界面处，所述第一导电插塞能够避免在切割芯片的过程中所产生的分层或破裂向器件区延伸。因此，所述第一密封环结构对器件区的保护能力增强。
[0025]进一步，所述第一导电插塞、以及位于所述第一导电插塞顶部的第一连接层同时形成，因此所述第一导电插塞与位于该第一导电插塞顶部的第一连接层之间的机械强度较大。在所述第一导电插塞顶部、与第一连接层相接触的界面处，所述第一导电插塞足以阻挡在切割芯片的过程中所产生的分层或破裂向器件区的延伸。
【附图说明】
[0026]图1是一种密封环结构的剖面结构示意图；
[0027]图2和图3是本发明实施例的半导体结构的结构示意图，其中，图3是图2的俯视结构示意图，图2是图3沿AA’方向的剖面结构示意图；
[0028]图4是本发明另一实施例的半导体结构的剖面结构示意图；
[0029]图5是本发明其它实施例的半导体结构的剖面结构示意图；
[0030]图6是本发明实施例的半导体结构形成过程的流程示意图；
[0031]图7至图10是本发明实施例中，形成第一导电插塞、以及位于该层第一导电插塞顶部的第一连接层的过程的剖面结构示意图。
【具体实施方式】
[0032]如【背景技术】所述，现有的密封环结构保护芯片器件区的性能依旧较差，会影响切割而成的芯片性能。
[0033]经过研究发现，在所述密封环结构中，由于金属材料与介质材料之间的界面机械性能较差，因此容易在切割工艺的过程中发生破裂