一种阵列基板及其制造方法、显示装置的制造方法
【技术领域】
[0001]本发明涉及阵列基板制备技术领域，尤其涉及一种阵列基板及其制造方法、显示
目.0
【背景技术】
[0002]近年来，显示技术得到快速的发展，如薄膜晶体管(Thin Film Transistor，简称TFT)技术由原来的非晶硅薄膜晶体管发展到现在的低温多晶硅薄膜晶体管、金属氧化物半导体薄膜晶体管等。而发光技术也由原来的液晶显示(Liquid Crystal Display，简称LCD)技术发展为现在的有机发光二极管显示(Organic Light-Emitting D1de，简称OLED)技术。
[0003]而其中氧化物半导体日益受到重视，大尺寸氧化物面板目前处于量产和背板性能提升阶段，量产的氧化物背板基本上为刻蚀阻挡层(Etch-Stopper Layer，简称ESL)结构。由于显示屏始终有高清的要求，这就要求像素面积不断减小，增大像素的分布密度(PixelsPer Inch，简称PPI)。然而像素面积不断减小，必然会导致工艺的复杂度和可靠性问题，以及存储电容不断降低。
【发明内容】
[0004]针对现有技术的缺陷，本发明提供一种阵列基板及其制造方法、显示装置，能够在不增大存储电容所占面积的同时有效增大存储电容，有利于减小像素面积，增大PPI。
[0005]第一方面，本发明提供了一种阵列基板，包括:在衬底上设置的栅电极层、有源层和漏源电极层:
[0006]所述衬底上包括存储电容区；
[0007]在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
[0008]优选地，在所述栅电极层和所述有源层之间还包括栅绝缘层，所述有源层和所述漏源电极层之间还包括刻蚀阻挡层，其中，
[0009]所述栅电极层包括位于存储电容区中的部分；
[0010]所述栅绝缘层包括位于存储电容区中的部分；
[0011]所述有源层包括位于存储电容区中的部分；
[0012]所述刻蚀阻挡层包括位于存储电容区中的部分；
[0013]所述源漏电极层包括位于存储电容区中的部分。
[0014]优选地，所述存储电容区的栅绝缘层为减薄过的栅绝缘层。
[0015]优选地，栅绝缘层接触孔处的栅电极层与源漏电极层接触。
[0016]优选地，所述源漏电极层上形成有至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
[0017]优选地，所述钝化层上形成有像素电极层，所述像素电极层通过贯穿所述钝化层的钝化层接触孔与所述源漏电极层接触。
[0018]第二方面，本发明提供了一种阵列基板的制造方法，该方法包括:在衬底上形成栅电极层、有源层和漏源电极层:
[0019]所述衬底上包括存储电容区；
[0020]在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
[0021]优选地，在所述栅电极层和所述有源层之间形成栅绝缘层，在所述有源层和所述源漏电极层之间形成刻蚀阻挡层，其中，
[0022]形成所述栅电极层时，形成位于存储电容区中的部分；
[0023]形成所述栅绝缘层时，形成位于存储电容区中的部分；
[0024]形成所述有源层时，形成位于存储电容区中的部分；
[0025]形成所述刻蚀阻挡层时，形成位于存储电容区中的部分；
[0026]形成所述漏源电极层时，形成位于存储电容区中的部分。
[0027]优选地，该方法还包括:刻蚀减薄所述存储电容区的栅绝缘层。
[0028]优选地，在刻蚀减薄所述存储电容区的栅绝缘层时，通过控制刻蚀时间来控制所述存储电容区的栅绝缘层的厚度。
[0029]优选地，该方法还包括:在刻蚀减薄所述存储电容区的栅绝缘层的同时，刻蚀减薄预定形成栅绝缘层接触孔处的栅绝缘层。
[0030]优选地，该方法还包括:
[0031]在所述有源层上形成刻蚀阻挡层时，同时再次刻蚀所述预定形成栅绝缘层接触孔处的栅绝缘层直至到达栅电极层。
[0032]优选地，该方法还包括:
[0033]在所述源漏电极层上形成至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
[0034]优选地，该方法还包括:
[0035]在所述至少一层钝化层中形成贯穿所述至少一层钝化层的接触孔，并在所述至少一层钝化层上形成像素电极层，所述像素电极层通过所述钝化层接触孔与所述源漏电极层接触。
[0036]优选地，在形成所述像素电极层之后，对所述像素电极层做固化及退火处理。
[0037]第三方面，本发明提供了一种显示装置，包括上述的阵列基板。
[0038]由上述技术方案可知，本发明提供一种阵列基板及其制造方法、显示装置，使用绝缘层刻蚀掩膜版刻蚀存储电容区的绝缘层来减薄绝缘层，以提高存储电容，并且在存储电容区形成双电容结构，能够在不增大存储电容所占面积的同时有效增大存储电容，有利于减小像素面积，增大PPI。
【附图说明】
[0039]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
[0040]图1是本发明实施例1提供的阵列基板的栅电极层的示意图；
[0041]图2是本发明实施例1提供的形成栅绝缘层的示意图；
[0042]图3是本发明实施例1提供的形成有源层的示意图；
[0043]图4是本发明实施例1提供的形成刻蚀阻挡层的示意图；
[0044]图5是本发明实施例1提供的形成漏源电极层的示意图；
[0045]图6是本发明实施例1提供的形成多层钝化层的示意图；
[0046]图7是本发明实施例1提供的形成接触孔的示意图；
[0047]图8是本发明实施例1提供的形成像素电极层的示意图；
[0048]图9是本发明实施例1提供的阵列基板的制造方法的流程示意图。
[0049]图1?8中标记说明:1_衬底；2_栅电极层；3_栅绝缘层；4_有源层；5_刻蚀阻挡层；6_漏源电极层；7_第一钝化层；8_第二钝化层；9_第三钝化层；10_钝化层接触孔；11-像素电极层；12_栅绝缘层接触孔。
【具体实施方式】
[0050]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0051]本发明一实施例提供了一种阵列基板，如图8所示，该阵列基板包括:在衬底上I依次设置的栅电极层2、有源层4及漏源电极层6。
[0052]其中，所述衬底I上包括存储电容区；
[0053]在所述存储电容区，所述栅电极层2和所述有源层4在衬底上的投影至少部分重合，所述有源层4和所述源漏电极层6在衬底上的投影至少部分重合，从而所述有源层2、所述栅电极层4、所述源漏电极层6在所述存储电容区形成双电容结构。
[0054]本实施例中，如图8所示，在所述栅电极层2和所述有源层4之间还包括栅绝缘层3，所述有源层4和所述漏源电极层6之间还包括刻蚀阻挡5。其中，栅电极层包括位于存储电容区中的部分；栅绝缘层包括位于存储电容区中的部分；有源层包括位于存储电容区中的部分；刻蚀阻挡层包括位于存储电容区中的部分；源漏电极层包括位于存储电容区中的部分。如此，存储电容区形成了双电容结构(即栅电极、栅绝缘层和有源层构成一个电容，漏源电极层、刻蚀阻挡层和有源层构成另一个电容)，在不增大储存电容区所占面积的同时有效地增大了存储电容，有利于减小像素面积、增大PPI。
[0055]需要说明的是，刻蚀阻挡层5可为其他任何形式的绝缘层。
[0056]本实施例中，上述存储电容区的栅绝缘层为减薄过的栅绝缘层。减薄过的栅绝缘层能够有效提高存储电容。
[0057]本实施例中，栅绝缘层接触孔12处的栅电极层与源漏电极层接触。通过刻蚀栅绝缘层接触孔处的栅绝缘层，使得栅绝缘层接触孔处的栅电极层与源漏电极层直接接触，以实现源漏电极和栅电极层的孔接触。
[0058]进一步地，上述阵列基板的源漏电极层上形成有至少一层钝化层，如图8所示，源漏电极层6上依次形成第一钝化层7、第二钝化层8及第三钝化层9。钝化层的材料为氧化硅S1x、氮化硅SiNx、氮氧化硅S1N、氧化铝A1203中的一种或多种。
[0059]进一步地，钝化层上形成有像素电极层11，像素电极层11通过贯穿钝化层的钝化层接触孔10与源漏电极层6接触。像素电极层的材料为氧化铟锡(Indium Tin Oxides,ITO)，具有很好的导电性和透明性。
[0060]本发明另一实施例提供了一种阵列基板的制造方法，该方法包括:在衬底上形成栅电极层、有源层、和漏源电极层；
[0061]其中，所述衬底上包括存储电容区；
[0062]在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合，从而所述有源层、所述栅电极层、所述源漏电极层在所述存储电容区形成双电容结构。
[0063]本实施例中，该方法还包括:在所述栅电极层和所述有源层之间形成栅绝缘层，在所述有源层和所述源漏电极层之间形成刻蚀阻挡层。
[0064]其中，形成栅电极层时，形成位于存储电容区中的部分；形成栅绝缘层时，形成位于存储电容区中的部分；形成有源层时，形成位于存储电容区中的部分；形成刻蚀阻挡层时，形成位于存储电容区中的部分；形成源漏电极层时，形成位于存储电容区中的部分。应该理解，为了在存储电容区也包括这些部分，通过设计用于刻蚀的掩膜图案就可以实现。
[0065]需要说明的是，根据器件类型，有源层和所述源漏电极层之间也可以不是刻蚀阻挡层而为其他形式的绝缘层。
[0066]由此可见，该方法在存储电容区形成双电容结构，在不增大储存电容区所占面积的同时有效地增大了存储电容，有利于减小像素面积、增大ΡΡΙ。同时巧妙利用了有源层和刻蚀阻挡层，不需要增加新的工序。
[0067]本实施例中，该方法还包括如下步骤:刻蚀减薄所述存储电容区的栅绝缘层。
[0068]具体来说，采用绝缘层刻蚀掩膜版刻蚀存储电容区的栅绝缘层，并通过控制刻蚀时间来控制存储电容区的栅绝缘层的厚度。如此，减薄存储电容区的栅绝缘层的厚