半导体装置及其制造方法
【专利说明】半导体装置及其制造方法
[0001][相关申请案]
[0002]本申请案享有将日本专利申请案2013-258655号(申请日:2013年12月13日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种半导体装置及其制造方法。
【背景技术】
[0004]近年来，为了抑制从半导体装置产生的EMI (Electro Magnetic Interference,电磁干扰)，存在于半导体封装体的表面形成电磁屏蔽的情况。当在半导体封装体形成电磁屏蔽时，半导体封装体是将其背面(基板侧的面)朝向搬送载具侧而搭载于搬送载具上。当电磁屏蔽的材料形成于半导体封装体的表面时，电磁屏蔽的材料也形成于邻接的多个半导体封装体间的搬送载具的表面。因此，电磁屏蔽是在半导体封装体的表面及搬送载具的表面作为连续膜而形成。在此种情况下，当形成电磁屏蔽后，将半导体封装体从搬送载具拉离时，在半导体封装体的外缘产生电磁屏蔽材料的毛边。
【发明内容】
[0005]本发明提供一种半导体装置及其制造方法，该半导体装置可以抑制于在半导体封装体的表面形成电磁屏蔽时，在半导体封装体的外缘产生屏蔽材料的毛边。
[0006]本实施方式的半导体装置包括基板。半导体芯片配置于基板的第I面上。密封材料被覆半导体芯片。导电膜被覆密封材料的上表面及侧面。在基板的与第I面相反侧的第2面的外缘设置着阶差、斜面或槽。
【附图说明】
[0007]图1 (A)及(B)是表示在搬送载具I上搭载着第I实施方式的多个半导体装置10的状态的图。
[0008]图2(A)及⑶是表示在半导体装置10的表面形成着电磁屏蔽40的状态的剖视图。
[0009]图3是表示第I实施方式的半导体装置10的制造方法的剖视图。
[0010]图4是表示继图3后的半导体装置10的制造方法的剖视图。
[0011]图5是表示继图4后的半导体装置10的制造方法的剖视图。
[0012]图6(A)及(B)是表示半导体封装体的切割步骤的图。
[0013]图7是表示形成电磁屏蔽40后的半导体装置10的图。
[0014]图8是表示第I实施方式的变化例I的半导体装置10及搬送载具I的构成的一例的剖视图。
[0015]图9是表示第I实施方式的变化例2的半导体装置10及搬送载具I的构成的一例的剖视图。
[0016]图10(A)及(B)是表示在按照第2实施方式的半导体装置11的表面形成着电磁屏蔽40的状态的图。
[0017]图1l(A)及(B)是第2实施方式的半导体装置11的剖视图及后视图。
[0018]图12㈧及⑶是第3实施方式的半导体装置12的剖视图及后视图。
【具体实施方式】
[0019]以下，参照【附图说明】本发明的实施方式。本实施方式并非限定本发明。在以下的实施方式中，基板的上下方向表示将设置着半导体芯片的面设为上的情况下的相对方向，存在与按照重力加速度的上下方向不同的情况。
[0020](第I实施方式)
[0021]图1 (A)及图1 (B)是表示在搬送载具I上搭载着第I实施方式的多个半导体装置10的状态的图。半导体装置10 (以下也称为半导体封装体)是在搭载于搬送载具I的状态下被搬入至溅镀装置。在溅镀装置中，电磁屏蔽的材料形成于半导体装置10的表面。半导体装置10例如可以为NAND(N0T AND，与非)型存储器，但并无特别限定。电磁屏蔽的形成方法除溅镀法以外，也可以为镀敷法、蒸镀法、离子镀着法等。
[0022]图2(A)是表示在搭载于搬送载具I上的状态下的半导体装置10的表面形成着电磁屏蔽40的状态的剖视图。图2(B)是图2(A)的虚线框C的部分的放大图。
[0023]搭载于搬送载具I上的半导体装置10包括基板20、密封材料30及电磁屏蔽40。基板20例如可以为PWB (Printed Wiring Board，印刷线路板)等基板。基板20包括芯材21、阻焊剂22、23、端子25及未图示的配线。芯材21例如使用玻璃、树脂、特富龙(注册商标)、陶瓷等材料而形成。阻焊剂22被覆芯材21的上表面(第I面)及配线，阻焊剂23被覆芯材21的背面(与第I面为相反侧的第2面)。端子25设置于芯材21的背面。此外，阻焊剂23设置于芯材21的背面中端子25以外的区域。
[0024]密封材料30例如使用铸模用树脂等而形成。密封材料30被覆并保护配置于基板20的上表面(第I面)的单个或多个半导体芯片(图2中未图示)。
[0025]作为导电膜的电磁屏蔽40被覆密封材料30的正面及侧面。电磁屏蔽40是使用例如Cu、N1、T1、Au、Ag、Pd、Pt、Fe、Cr、SUS等金属材料而形成。另外，电磁屏蔽40例如也可以为使用所述金属材料的任意复数种材料的合金、或使用所述金属材料的任意复数种材料的积层膜。
[0026]电磁屏蔽40是与设置于半导体装置10的封装体侧面(基板20的侧面)的接地电极50电性连接。电磁屏蔽40是为了抑制于半导体装置10的封装体内部产生的电磁波向封装体外部漏出而设置。即，电磁屏蔽40是为了抑制对半导体装置10的周围造成的EMI而设置。此外，接地电极50是经由任一端子25 (接地端子)而与外部的接地电性连接。
[0027]本实施方式的半导体装置10在具有基板20及密封材料30的半导体封装体的基板20侧的外缘设置着阶差ST。更详细来说，如图2(B)所示，基板20的外缘E20相比密封材料30的外缘E30位于更内侧。由此，通过基板20的侧面与密封材料30的侧面而形成阶差ST。
[0028]这样，通过阶差ST设置于半导体封装体的基板20侧的外缘，当半导体装置10搭载于搬送载具I时，如图2(A)所示，半导体装置10的阶差ST与搬送载具I的表面形成于横方向上开口的槽TR。由此，可以抑制溅镀电磁屏蔽40的材料时电磁屏蔽40的材料进入槽TR内。
[0029]当然，电磁屏蔽40的材料由于以某种程度折入至背面侧，所以也略微进入槽TR内。因此，槽TR无法完全防止电磁屏蔽40的材料进入槽TR内。然而，形成于基板20与搬送载具I之间的电磁屏蔽40的连续膜几乎不存在、或非常薄。因此，当形成电磁屏蔽40后，将半导体装置10从搬送载具I提起时，不会产生电磁屏蔽40的毛边、或电磁屏蔽40的毛边非常小。
[0030]另外，通过使槽ST的深度变深，可以抑制电磁屏蔽40的材料进入槽ST内。槽ST的深度可以通过使基板20的尺寸变小、或使密封材料30的尺寸变大而实现。
[0031]这样，本实施方式的半导体装置10可以通过在半导体封装体的基板20侧的外缘设置阶差ST，而抑制形成电磁屏蔽40时在基板20的侧面形成电磁屏蔽40的连续膜。由此，可以抑制将半导体装置10从搬送载具提起时在半导体装置10的外缘产生毛边。
[0032]另外，即便因基板20的应变或搬送载具的应变，而在基板20的背面与搬送载具I的表面之间存在间隙，阶差ST也可以抑制电磁屏蔽40的材料进入基板20与搬送载具I之间。因此，根据本实施方式，可以抑制端子25彼此因电磁屏蔽40的材料而短路。
[0033]此外，也考虑通过在搬送载具设置支持半导体封装体的中心部的突出部，而形成阶差ST及槽TR。然而，在搬送载具设置突出部使成本变高。另外，不易将高度与基板10相同或小于等于该基板10的突出部设置于搬送载具。进而，也不易将半导体封装体准确地置于突出部。因此，与通过在搬送载具设置突出部而形成阶差ST及槽TR相比，本实施方式的半导体装置10的阶差ST能以如下方式相对较容易地形成。
[0034]图3?图7是表示第I实施方式的半导体装置10的制造方法的剖视图。图3?图5表示至