半导体封装件及其制造方法
【专利说明】半导体封装件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年12月17日在韩国知识产权局提交的韩国专利申请N0.10-2013-0157323的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
[0003]本发明构思涉及半导体封装件及其制造方法。
【背景技术】
[0004]电子器件包括各种系统芯片(SoC)器件，以减轻重量和确保高性能。
[0005]可利用各种封装技术实现SoC器件。随着SoC器件的性能增强，从器件中产生更多的热，因此性能会降低。
【发明内容】
[0006]根据本发明的示例性实施例，提供了一种半导体封装件。至少一个半导体芯片安装在封装衬底上。模制层覆盖所述至少一个半导体芯片。模制层暴露出所述至少一个半导体芯片的最上面的半导体芯片的顶表面的一部分。
[0007]根据本发明构思的示例性实施例，提供了一种制造半导体封装件的方法。至少一个半导体芯片安装在封装衬底上。所述至少一个半导体芯片和封装衬底由模制框覆盖。将模制树脂溶液供应至由模制框、所述至少一个半导体芯片和封装衬底限定的内部空间中。模制树脂溶液硬化以形成模制层。在供应模制树脂溶液之前使封装衬底和半导体芯片弯曲。
【附图说明】
[0008]通过参照附图详细描述本发明构思的示例性实施例，本发明构思的这些和其它特征将变得更加清楚，其中:
[0009]图1是示出根据本发明构思的示例性实施例的半导体封装件的布局图；
[0010]图2A和图2B是沿着图1的线Ι-Γ截取的剖视图；
[0011]图2C是图2A的半导体封装件的透视图；
[0012]图3是图2A的部分‘P1’的放大图；
[0013]图4A和图4B是图2A的部分‘P2’的放大图；
[0014]图5是示出安装在母板上的图2A或图2B的半导体封装件的剖视图；
[0015]图6A、图6B和图7至图10是示出制造图2A或图2B的半导体封装件的方法的剖视图；
[0016]图1lA和图1lB是示出图2A的半导体封装件的修改的示例性实施例的剖视图；
[0017]图12是示出根据本发明构思的示例性实施例的半导体封装件的布局图；
[0018]图13A是沿着图12的线Ι-Γ截取的剖视图；
[0019]图13B和图15是沿着图12的线ΙΙ_?Γ截取的剖视图；
[0020]图14是示出图13Α和图13Β的半导体封装件的透视图；
[0021]图16Α和图16Β是图13Β的部分‘Ρ2’的放大图；
[0022]图17至图19是示出制造图13Β和图15的半导体封装件的方法的剖视图；
[0023]图20Α和图20Β是示出图13Β的半导体封装件的修改的示例性实施例的剖视图；
[0024]图21是示出根据本发明构思的示例性实施例的半导体封装件的布局图；
[0025]图22是沿着图21的线Ι-Γ截取的剖视图；
[0026]图23和图24是示出制造图22的半导体封装件的方法的剖视图；
[0027]图25和图26是示出根据本发明构思的示例性实施例的半导体封装件的剖视图；
[0028]图27是示出包括根据本发明构思的示例性实施例的半导体封装件的示例性封装丰旲块的不意图；
[0029]图28是示出包括根据本发明构思的示例性实施例的半导体封装件的示例性电子系统的示意性框图；以及
[0030]图29是示出包括根据本发明构思的示例性实施例的半导体封装件的示例性存储卡的示意性框图。
【具体实施方式】
[0031]以下将参照附图详细地描述本发明构思的示例性实施例。然而，本发明构思可按照不同的形式实现，并且不应理解为限于本文阐述的实施例。在附图中，为了清楚起见，可夸大层和区的厚度。还应该理解，当一个元件被称作“位于”另一元件或衬底“上”时，所述一个元件可直接位于另一元件或衬底上，或者也可存在中间层。还应该理解，当一个元件被称作“结合至”或“连接至”另一元件时，所述一个元件可直接结合至或连接至另一元件，或者也可存在中间元件。在整个说明书和附图中，相同的附图标记可指代相同的元件。
[0032]图1是示出根据本发明构思的示例性实施例的半导体封装件的布局图。图2Α和图2Β是沿着图1的线Ι-Γ截取的剖视图。图2C是图2Α的半导体封装件的透视图。图3是图2Α的部分‘Ρ1’的放大图。图4Α和图4Β是图2Α的部分‘Ρ2’的放大图。
[0033]参照图1、图2Α、图2Β和图2C，半导体封装件200包括按顺序堆叠和安装在封装衬底10上的第一半导体芯片30和第二半导体芯片45。为了方便描述，半导体封装件200包括两个芯片30和45，但包括在半导体封装件中的芯片的数量不限于两个。芯片的数量可为至少一个。第一半导体芯片30包括穿通第一半导体芯片30的至少一个过孔35。利用倒装芯片接合技术通过第一内部焊料球38a将第一半导体芯片30安装在封装衬底10上。利用倒装芯片接合技术通过第二内部焊料球38b将第二半导体芯片45安装在第一半导体芯片30上。内部焊料球38a和38b可包括锡、铅和铜中的至少一个。半导体芯片30和45以及封装衬底10由模制层24覆盖。外部焊料球60接合至封装衬底10的底表面。
[0034]参照图3，第一半导体芯片30包括衬底部分30c和设置在衬底部分30c上的晶体管TR。晶体管TR由相互堆叠的层间绝缘层34覆盖。芯片互连部分33设置在层间绝缘层34之间。过孔35穿通层间绝缘层34的最下面的层间绝缘层和衬底部分30c，并且与至少一个芯片互连部分33接触。过孔35可包括诸如铜的金属。防扩散层32和绝缘层31共形地设置在过孔35与衬底部分30c之间以及过孔与最下面的层间绝缘层34之间。衬底部分30c的底表面由第一钝化层39覆盖。过孔35的底表面与第一导电焊盘41接触。第二导电焊盘36设置在层间绝缘层34的最上面的层间绝缘层上。第二导电焊盘36的一部分和最上面的层间绝缘层34由第二钝化层37覆盖。第一导电焊盘41和第二导电焊盘36分别与第一内部焊料球38a和第二内部焊料球38b接触。
[0035]第二半导体芯片45的结构可与上述第一半导体芯片30的结构相同或相似。第二半导体芯片45不需要包括参照图3描述的过孔35。
[0036]参照图4A和图4B，封装衬底10是一种多层印刷电路板。例如，封装衬底10包括芯层10c、设置在芯层1c上的上互连部分结构10a、设置在芯层1c下方的下互连部分结构10b。上互连部分结构1a包括上衬底绝缘层14a和设置在上衬底绝缘层14a之间的上互连部分12a。下互连部分结构1b包括下衬底绝缘层14b和设置在下衬底绝缘层14b之间的下互连部分12b。封装衬底10中的上互连部分12a的体积可与封装衬底10中的下互连部分12b的体积不同。例如，在图4A和图4B中，上互连部分12a的体积大于下互连部分12b的体积。在图4A中，上互连部分12a的厚度Tl大于下互连部分12b的厚度T2。可替换地，在图4B中，上互连部分12a的面积大于下互连部分12b的面积，如图4B所示。
[0037]返回参照图1和图2A至图2C，例如，第一半导体芯片30和第二半导体芯片45中的至少一个可为存储器芯片。第一半导体芯片30和第二半导体芯片45中的至少一个可为具有知识产权(IP)块的逻辑芯片。IP块可对应于诸如中央处理器单元(CPU)、图形处理器单元(GPU)和/或通用串行总线(USB)的各种器件。所述IP块会产生热，从而在所述热未适当地释放的情况下会导致操作错误。为了防止这种操作错误，半导体芯片30和45的操作速度会降低。与其它部分产生的热相比产生更多热的部分可被称作热斑区H1。热斑区Hl位于第一半导体芯片30或第二半导体芯片45的中心部分。需要将热斑区Hl产生的热释放到半导体封装件200的外部，以防止操作错误和/或操作速度降低。
[0038]模制层24暴露出第二半导体芯片45的与热斑区Hl重叠的中心顶表面SI ( S卩，顶表面的中心部分)。因此，与中心顶表面SI由模制层24覆盖时的情况相比，热斑区Hl产生的热可快速地释放到半导体封装件200的外部。模制层24覆盖半导体封装件200的除热斑区Hl以外的其它部分。例如，模制层24覆盖封装衬底10的顶表面和第二半导体芯片45的除第二半导体芯片45的中心顶表面SI以外的其它部分。中心顶表面SI与热斑区Hl重叠。可通过模制层24抑制半导体封装件200由于从中产生的热导致的翘曲。
[0039]与具有暴露最上面的半导体芯片45的整个顶表面的模制层的半导体封装件的结构相比，半导体封装件200的结构可抑制半导体封装件200遭受翘曲现象。另外，与具有完全覆盖半导体芯片30和45的模制层的半导体封装件相比，半导体封装件200可快速地释放半导体封装件200产生的热。半导体封装件200暴露出最上面的半导体芯片45的中心顶表面SI以释放热。例如，中心顶表面SI与半导体封装件200的热斑区Hl重叠。半导体封装件200包括模制层24，除中心顶表面SI以外，模制层24完全覆盖半导体芯片30和45。因此，实现了热的释放，同时利用模制层24抑制了半导体封装件200的翘曲。
[0040]参照图2A和图2C，模制层24的顶表面S2弯曲。例如，顶表面S2凹陷。在这种情况下，模制层24具有布置为高于第二半导体芯片45的中心顶表面SI的四个上顶点PM。封装衬底10以及半