都需要去执行这里所描述的一个或多个方面或实施例。另外，这里所描述的一个或多个动作可以在一个或多个独立的动作和/或阶段中执行。
[0046]在步骤302中，在其顶部具有介电保护层的半导体基底区上方形成包含阳极、金属覆盖层、可变电阻介电层和阴极的基底材料的水平堆叠件。
[0047]在步骤304中，在阴极层上方形成掩模。掩模覆盖阴极层的一部分，而使阴极的其他区域暴露。
[0048]在步骤306中，执行第一蚀刻以去除阴极层的暴露部分从而形成阴极结构。在一些实施例中，第一蚀刻包括包含氯基(C12/BC12)或氟基(cf4/chf3/ch2/sf6)的蚀刻剂的干蚀刻。
[0049]在步骤308中，在阴极的外侧壁周围形成侧壁间隔件。侧壁间隔件和阴极结构覆盖可变电阻介电层的一部分，而使可变电阻介电层的其他部分暴露。在一些实施例中，阴极包含位于TiN上方的TaN，而侧壁间隔件材料包含SiN (氮化硅)。
[0050]在步骤310中，执行第二蚀刻以去除可变电阻介电层中的暴露部分。在阴极结构和侧壁间隔件保留在原位的同时，执行第二蚀刻去除可变电阻介电层以及下面的金属覆盖层和阳极的暴露的部分。第二蚀刻在介电保护层处终止。在一些实施例中，阳极包括TaN。在一些实施例中，第二蚀刻包括包含氯基(C12/BC12)或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂的干蚀刻。
[0051]在步骤312中，在阴极结构上形成在置位操作中进一步连接至源极线而在复位操作中连接至位线的金属接触件。
[0052]图4至图10示出了根据本发明的在HK HfO下面形成Ti覆盖层以形成RRAM堆叠件的分步方法的截面图的实施例。
[0053]图4示出了具有位于半导体工件403上方的介电保护层404的半导体主体的截面图400。半导体工件403包含设置在极低k介电区402中的金属互连结构401。在一些实施例中，金属互连结构401包含铜(Cu)，而极低k介电区402包含多孔二氧化硅、氟化硅玻璃、聚酰亚胺、聚降冰片烯、苯并环丁烯或者PTFE。介电保护层404具有利用掩模光刻步骤形成的朝向中心的开口。这个开口将金属互连结构401的一部分暴露出来。在一些实施例中，介电保护层404包括SiC。
[0054]图5示出了处理中的半导体主体在接下来的阶段中的截面图500，在该截面图中，将阳极502设置在图形400中的结构上。阳极502通过介电保护层404中的开口与金属互连结构401接触，这随后会使RRAM堆叠件连接至装置的其他部分。
[0055]图6示出了处理中的半导体主体在接下来的阶段中的截面图600，其中形成基底材料的水平堆叠件。包含阳极502、金属覆盖层602、可变电阻介电层604、阴极608以及抗反射层610的材料的堆叠件形成在半导体基底区域403上。在一些实施例中，阳极502包括TaN，金属覆盖层602包括Ti，可变电阻介电层604包括HfO，阴极608包括包含TiN的第一过渡氮化物层606和位于第一过渡氮化物层606上方的包含TaN的第二过渡氮化层607，以及抗反射层610包括S1N。
[0056]图7示出了处理中的半导体主体在接下来的阶段中的截面图700，其中阴极掩模(未示出)已经形成在水平堆叠件600上方，并且执行第一蚀刻。在第一蚀刻之后，包含阴极608的阴极结构和抗反射层610形成在可变电阻介电层604的中心处，而使可变电阻介电层的两侧暴露。
[0057]图8A示出了在阴极结构的两侧上分别形成间隔件802a和802b之后的截面图800a。在一些实施例中，间隔件材料包含氮化硅(SiN)。典型地，间隔件802a和802b通过去除阴极掩模并在工件上方沉积间隔件材料的共形层而形成。然后蚀刻该沉积层以从工件上方去除间隔件材料在垂向上均匀的深度，从而将间隔件802a和802b保留在原位。
[0058]图8B示出了在对图8A的半导体主体执行第二蚀刻之后的截面图800b。在将侧壁间隔件802a和802b以及阴极结构保留在原位的同时，执行第二蚀刻将会去除可变电阻介电层604的暴露部分以及其下方的阳极502和覆盖层602的部分，以形成阳极结构。第二蚀刻在介电保护层404处停止，使得阳极结构覆盖介电保护层404的一部分而使其他部分暴露。可见氧化区域804与金属覆盖层602的外侧壁邻接。
[0059]图9示出在整个RRAM结构上方沉积介电保护层902以及绝缘层904之后的截面图900。在一些实施例中，绝缘层904包含S1N。这些层绝缘和保护每个RRAM单元都不受电流泄漏和电荷扩散的影响。进一步地，在绝缘层904上方和周围形成层间介电质906。形成用于顶电极接触通孔(TEVA)的蚀刻区域908，该区域延伸至阴极内。
[0060]图10示出了在形成TEVA908和顶部金属接触件1002之后的截面图1000。在一些实施例中，阴极层的厚度约是220埃，金属覆盖层的厚度约是100埃，可变介电层的厚度约是50埃，阳极TiN层的厚度约是100埃，阳极TaN层的厚度约是250埃。
[0061]图11示出了根据本发明的具有RRAM堆叠件的RRAM器件的一些实施例的截面图1100，其中，RRAM堆叠件具有在HK HfO下面形成的Ti覆盖层。多个这样的RRAM器件形成被配置为存储数据的存储器阵列。图11包括传统的平面MOSFET选择晶体管1101，从而在向存储器单元操作提供足够的驱动电流的同时抑制潜行路径泄漏(即，防止用于特定存储器单元的电流流经邻近的存储器单元)。选择晶体管1101包括包含在半导体主体1102内并且在水平方向上被沟道区1105分隔开的源极区1104和漏极区1106。栅电极1108设置在半导体主体1102上位于沟道区1105上方的位置处。在一些实施例中，栅电极1108包括多晶硅但也可以是金属。栅电极1108通过在半导体主体1102的表面上方横向延伸的栅氧化层或栅绝缘层1107与源极1104和漏极1106分隔开。漏极1106经由第一金属互连件1112a连接至数据存储元件或RRAM堆叠件1120。源极1104经由第一金属接触件1112b连接。栅电极连接至字线1114a,源极通过第一金属接触件1112b连接至位线1114b, RRAM堆叠件1120经由第二金属接触件1112g进一步连接至包含在上金属层中的电源线1114c。可以利用字线和位线选择性地存取期望的RRAM器件以进行读、写和擦除操作。帮助RRAM存储器器件与外部电路连接的一个或多个金属接触件(包括1112c、1112d、1112e和1112f)和金属接触通孔(包括1110a、1110b、1110c、11 1cU 11 1e以及IllOf等)可以位于漏极1106和第二金属接触件1112g之间，以及位于源极1104和第一金属接触件1112b之间。在一些实施例中，金属接触件包括铜(Cu)。
[0062]RRAM单元1120包括夹置在阴极1122和阳极1123之间的可变电阻介电层1121。金属覆盖层(未示出)位于可变电阻介电层1121和阳极1123之间。顶电极通孔(TEVA) 1124将存储器单元1120的阴极1122连接至第二金属接触件1112g，而底电极通孔(BEVA) 1125将RRAM单元1120的阳极1123连接至第一金属互连件1112a。
[0063]应