用于制造非易失性电荷俘获存储器装置的自由基氧化工艺的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请是2008年8月25日提交的共同未决的美国申请序列号第12/197, 466号的 部分继续申请，该美国申请序列号第12/197, 466号是2008年5月21日提交的美国申请序 列号第12/124, 855号的继续申请，该美国申请序列号第12/124, 855号在35U. S. C. 119 (e) 下要求于2007年5月25日提交的美国临时专利申请序列号第60/940, 139号和于2007年 11月9日提交的美国临时申请第60/986, 637号的优先权权益，所有的这些申请通过引用并 入本文。
技术领域
[0003] 本发明的实施方案属于半导体制造领域，并且特别地属于半导体装置制造领域。
[0004] 背景
[0005] 在过去的几十年中，对集成电路中的特征的缩放一直是支持日益增长的半导体工 业的驱动力。缩放到越来越小的特征使得在半导体芯片的有限基板面上的增加的功能元件 密度成为可能。例如，缩小的晶体管尺寸允许在芯片上包含增加数目的存储器装置，这赋予 制造的产品增加的容量。然而，对越来越多的容量的驱动并非没有问题存在。优化每个装 置的性能的必要性变得愈发重要。
[0006] 非易失性半导体存储器通常使用堆叠式浮栅类型的场效应晶体管。在此类晶体 管中，电子被注入到通过偏置控制栅并且使衬底的主体区接地而被编程的存储器单元的浮 栅内，存储器单元形成在该衬底上。氧化物-氮化物-氧化物（ONO)堆叠被用作如在半导 体-氧化物-氮化物-氧化物-半导体（SONOS)晶体管中的电荷存储层，或被用作如在分 栅闪速晶体管中的浮栅和控制栅之间的隔离层。图1示出常规的非易失性电荷俘获存储器 装置的横截面视图。
[0007] 参考图1，半导体装置100包括SONOS栅极堆叠104,该SONOS栅极堆叠104包括在 硅衬底102上形成的常规的ONO部分106。半导体装置100还包括在SONOS栅极堆叠104 的任一侧上的源极区和漏极区110以界定沟道区112。SONOS栅极堆叠104包括在ONO部 分106上形成并且与ONO部分106接触的多晶硅栅极层108。多晶硅栅极层108通过ONO 部分106与硅衬底102电气隔离。ONO部分106通常包括隧穿氧化物层106A、氮化物或氮 氧化物电荷俘获层106B以及上覆氮化物或氮氧化物层106B的顶部氧化物层106C。
[0008] 伴随常规的SONOS晶体管的一个问题是由于经过该层的泄漏电流而在氮化物或 氮氧化物层106B中的差的数据保留，其限制半导体装置100的寿命及其在若干应用中的用 途。
[0009] 附图的简要描述
[0010] 本发明的实施方案在附图中的图示中通过实例的方式来说明并且不是限制性的， 在附图中：
[0011] 图1示出常规的非易失性电荷俘获存储器装置的横截面视图。
[0012] 图2示出根据本发明的实施方案的分批加工工具的氧化室的横截面视图。
[0013] 图3描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装 置的方法中的一系列操作的流程图。
[0014] 图4A示出根据本发明的实施方案的对应于来自图3的流程图的操作302的具有 形成于其上的电荷俘获层的衬底的横截面视图。
[0015] 图4B示出根据本发明的实施方案的对应于来自图3的流程图的操作304的具有 使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。
[0016] 图5描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装 置的方法中的一系列操作的流程图。
[0017] 图6A示出根据本发明的实施方案的对应于来自图5的流程图的操作502的衬底 的横截面视图。
[0018] 图6B示出根据本发明的实施方案的对应于来自图5的流程图的操作504的具有 形成于其上的第一电介质层的衬底的横截面视图。
[0019] 图6C示出根据本发明的实施方案的对应于来自图5的流程图的操作508的具有 形成于其上的电荷俘获层的衬底的横截面视图。
[0020] 图6D示出根据本发明的实施方案的对应于来自图5的流程图的操作510的具有 使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。
[0021] 图6E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视 图。
[0022] 图7A示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的衬 底的横截面视图。
[0023] 图7B示出根据本发明的实施方案的包括第一晶面和第二晶面并且具有形成于其 上的电介质层的衬底的横截面视图。
[0024] 图8示出根据本发明的实施方案的集束设备工具（cluster tool)中的加工室的 布置。
[0025] 图9描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装 置的方法中的一系列操作的流程图。
[0026] 图IOA示出根据本发明的实施方案的衬底的横截面视图。
[0027] 图IOB示出根据本发明的实施方案的对应于来自图4的流程图的操作402的具有 形成于其上的隧穿电介质层的衬底的横截面视图。
[0028] 图IOC示出根据本发明的实施方案的对应于来自图4的流程图的操作406的具有 形成于其上的电荷俘获层的衬底的横截面视图。
[0029] 图IOD示出根据本发明的实施方案的对应于来自图4的流程图的操作408的具有 形成于其上的顶部电介质层的衬底的横截面视图。
[0030] 图IOE示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视 图。
[0031] 图11描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装 置的方法中的一系列操作的流程图。
[0032] 图12A示出根据本发明的实施方案的对应于来自图6的流程图的操作602的具有 形成于其上的隧穿电介质层的衬底的横截面视图。
[0033] 图12B示出根据本发明的实施方案的对应于来自图6的流程图的操作606的具有 形成于其上的电荷俘获层的富氧的氮氧化硅部分的衬底的横截面视图。
[0034] 图12C示出根据本发明的实施方案的对应于来自图6的流程图的操作610的具有 形成于其上的电荷俘获层的富硅的氮氧化硅部分的衬底的横截面视图。
[0035] 图12D示出根据本发明的实施方案的对应于来自图6的流程图的操作612的具有 形成于其上的顶部电介质层的衬底的横截面视图。
[0036] 图12E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视 图。
[0037] 图13A示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的 衬底的横截面视图。
[0038] 图13B示出根据本发明的实施方案的包括第一晶面和第二晶面并且具有形成于 其上的电介质层的衬底的横截面视图。
[0039] 图14示出包括0Ν0Ν0堆叠的非易失性电荷俘获存储器装置的横截面视图。
[0040] 图15描绘根据本发明的实施方案的表示在用于制造包括0Ν0Ν0堆叠的非易失性 电荷俘获存储器装置的方法中的一系列操作的流程图。
[0041] 图16A示出包括分裂的电荷俘获区的非平面的多栅装置。
[0042] 图16B示出图16A的非平面的多栅装置的横截面视图。
[0043] 图17A和17B示出包括分裂的电荷俘获区和水平的纳米线沟道的非平面的多栅装 置。
[0044] 图17C示出图17A的非平面的多栅装置的垂直串的横截面视图。
[0045] 图18A和18B示出包括分裂的电荷俘获区和垂直的纳米线沟道的非平面的多栅装 置。
[0046] 图19A到19F示出用于制造图18A的非平面的多栅装置的先栅极方案。
[0047] 图20A到20F示出用于制造图18A的非平面的多栅装置的后栅极方案。
[0048] 具体描述
[0049] 在本文中参考附图描述整合有逻辑装置的非易失性电荷俘获存储器装置的实施 方案。然而，特定的实施方案可以在没有这些特定细节中的一个或更多个的情况下实施，或 与其他已知的方法、材料以及设备组合地实施。在以下的描述中，阐述大量的特定细节（比 如特定的材料、尺寸以及工艺参数等）以提供对本发明的彻底理解。在其他例子中，熟知的 半导体设计和制造技术未曾特别详细地描述以避免不必要地导致本发明令人费解。贯穿本 说明书提到的"实施方案"意指描述的与该实施方案有关的特定的特征、结构、材料或特性 被包括在本发明的至少一个实施方案中。因此，贯穿本说明书的多个地方出现的词组"在实 施方案中"不一定指的是本发明的相同的实施方案。此外，在一个或更多个实施方案中，特 定的特征、结构、材料或特性能够以任何适当的方式组合。
[0050] 在本文中描述了制造非易失性电荷俘获存储器装置的方法。在以下的描述中，阐 述大量的特定细节（比如特定的尺寸）以便提供对本发明的彻底理解。对本领域其中一名 技术人员而言，明显的是，本发明可以在没有这些特定细节的情况下实施。在其他例子中， 熟知的加工步骤（比如，图案化步骤或湿式化学清洁）没有被详细描述以便没有不必要地 导致本发明令人费解。此外，将理解的是，在附图中示出的多个实施方案是说明性的表示并 且不一定按比例绘制。
[0051] 本文公开的是制造非易失性电荷俘获存储器装置的方法。首先可以提供具有布置 在其上的电荷俘获层的衬底。在一个实施方案中，电荷俘获层的一部分之后被氧化以通过 使电荷俘获层经受自由基氧化工艺而在电荷俘获层之上形成阻挡电介质层。
[0052] 通过自由基氧化工艺形成的电介质层可以提供比包括蒸汽生长（即，湿法生长工 艺）的工艺更高质量的薄膜。此外，在分批加工室中进行的自由基氧化工艺可以提供高质 量的薄膜而不影响制造设施可能需要的生产量（晶片/小时）要求。通过在与此类室兼容 的温度（比如，大约在600-900摄氏度的范围内的温度）下进行自由基氧化工艺，衬底所容 许的热预算以及衬底上的任何其他特征可以在1000摄氏度以上而在工艺特有的程度上不 受影响。根据本发明的实施方案，包括使氢气（H2)和氧气（02)流入分批加工室的自由基 氧化工艺被进行以通过暴露的衬底或薄膜的氧化消耗来产生电介质层的生长。在一个实施 方案中，进行多个自由基氧化工艺以提供用于非易失性电荷俘获存储器装置的隧穿电介质 层和阻挡电介质层。这些电介质层甚至在减少的厚度下也可以具有非常高的质量。在一个 实施方案中，隧穿电介质层和阻挡电介质层两者皆比通过湿法氧化技术形成的隧穿电介质 层或阻挡电介质层更密集并且大体上由比通过湿法氧化技术形成的隧穿电介质层或阻挡 电介质层更少的氢原子/cm3组成。根据本发明的另一个实施方案，通过进行自由基氧化工 艺形成的电介质层较少受其从中生长的衬底中的晶面取向差异的影响。在一个实施方案 中，由有差异的晶面氧化率引起的角效应通过经由自由基氧化工艺形成电介质层而明显地 减少。
[0053] 可以通过在加工室中进行自由基氧化工艺来制造非易失性电荷俘获存储器装置 的一部分。根据本发明的实施方案，加工室是分批加工室。图2示出根据该实施方案的分 批加工工具的氧化室的横截面视图。参考图2,分批加工室200包括载体设备204以保持多 个半导体晶片202。在一个实施方案中，分批加工室是氧化室。在特定的实施方案中，加工 室是低压化学气相沉积室。多个半导体晶片202可以以如下的方式被布置，使每个晶片最 大化地暴露于自由基氧化工艺，同时使得能够包括在单次通过中的待加工的晶片的合理数 目（例如25个晶片）。然而，应该理解的是，本发明不限于分批加工室。
[0054] 在本发明的一个方面中，非易失性电荷俘获存储器装置的一部分通过自由基氧化 工艺制造。图3描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装 置的方法中的一系列操作的流程图。图4A-4B示出代表根据本发明的实施方案的在制造非 易失性电荷俘获存储器装置中的操作的横截面视图。
[0055] 图4A示出根据本发明的实施方案的对应于来自图3的流程图的操作302的具有 形成于其上的电荷俘获层的衬底的横截面视图。参考流程图300的操作302和相应的图 4A，提供具有布置在其上的电荷俘获层的衬底400。在实施方案中，电荷俘获层具有布置在 衬底400之上的第一区404A和第二区404B。在一个实施方案中，电介质层402被布置在衬 底400和电荷俘获层之间，如在图4A中所描绘。电荷俘获层可以由材料组成并且具有适合 于存储电荷的厚度并且因此改变随后形成的栅极堆叠的阈值电压。在实施方案中，电荷俘 获层的区404A在随后的加工操作之后将保持为完整无缺的电荷俘获层。然而，在该实施方 案中，形成状态（as-formed)的电荷俘获层的区404B将被消耗以在区404A之上形成第二 电介质层。
[0056] 图4B示出根据本发明的实施方案的对应于来自图3的流程图的操作304的具有 使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。参考流程图300的操作 304和相应的图4B，阻挡电介质层406在电荷俘获层404上形成。根据本发明的实施方案， 通过使电荷俘获层暴露于自由基氧化工艺来氧化电荷俘获层的区404B而形成阻挡电介质 层406。在该实施方案中，原始的电荷俘获层的区404A现在被标记为电荷俘获层404。
[0057] 阻挡电介质层406可以由材料组成并且具有适合于保持对电荷泄漏的屏障而不 明显地减小在非易失性电荷俘获存储器装置中随后形成的栅极堆叠的电容的厚度。在特定 的实施方案中，区404B是具有大约在2纳米-3纳米的范围内的厚度的富硅的氮氧化硅区 并且被氧化以形成具有大约在3. 5纳米-4. 5纳米的范围内的厚度的阻挡电介质层406。在 该实施方案中，阻挡电介质层406由二氧化硅组成。
[0058] 阻挡电介质层406可以通过自由基氧化工艺形成。根据本发明的实施方案，自由 基氧化工艺包括使氢气（Hz)和氧气（Oz)流入炉（比如关于图2描述的分批加工室200) 内。在一个实施方案中，Hz和Oz的分压相互之间具有大约1:1的比例。然而，在实施方案 中，没有进行点火事件，否则该点火事件通常将被用来使4和0 2热解以形成蒸汽。相反，H 2 和O2被允许反应以在区404B的表面处形成自由基。在一个实施方案中，自由基被用来消 耗区404B以提供阻挡电介质层406。在特定的实施方案中，自由基氧化工艺包括用自由基 (比如但不限于，OH自由基、HO 2自由基或0双自由基）大约在600-900摄氏度的范围内的 温度下氧化。在特定的实施方案中，自由基氧化工艺在大约700-800摄氏度的范围内的温 度下在大约0. 5-5托的范围内的压力下进行。在一个实施方案中，第二自由基氧化工艺被 进行持续大约在100-150分钟的范围内的持续时间。
[0059] 参考流程图300的操作306,阻挡电介质层406还可以在第一加工室中经受氮化 工艺。根据本发明的实施方案，氮化工艺包括使阻挡电介质层406在包括氮气的气氛中在 大约700-800摄氏度的范围内的温度下退火持续大约在5分钟-60分钟的范围中的持续时 间。在一个实施方案中，包括氮气的气氛由比如但不限于氮气（N2)、一氧化二氮（N20)、二 氧化氮（N02)、一氧化氮（NO)或氨（NH3)的气体组成。可选择地，此氮化步骤（即，来自流 程图300的操作306)可以被跳过。
[0060] 在本发明的一个方面中，隧穿电介质层和阻挡电介质层可以通过自由基氧化工艺 形成。图5描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装