区106上方的介质层111中 形成有接触孔107,接触孔107的底部露出发射区106 ;在类发射区106'和第二沟槽栅结构 TG2上方的介质层111中形成有接触孔107'，接触孔107'的底部露出第二沟槽栅结构TG2 以及类发射区106'。
[0099] 发射极电极112填充在接触孔107和107'内，使得第二沟槽栅结构TG2、类发射 区106'和发射区106经由发射极电极112电性连接。由于第二沟槽栅结构TG2和第四沟 槽栅结构TG4连通，而第四沟槽栅结构TG4与第三沟槽栅结构TG4连通，从而使得第二沟槽 栅结构TG2、第三沟槽栅结构TG3以及第四沟槽栅结构TG4都和发射区106电性连接。
[0100] 需要说明的是，图1和图2仅仅示出了 IGBT器件内的局部部分，本领域技术人员 应当了解，IGBT器件内实际上包含了多个这样的局部部分。
[0101] 相比传统的沟槽栅型IGBT器件，本实施例的IGBT器件在有效元胞区域EC以外设 置了第二沟槽栅结构TG2、第三沟槽栅结构TG3、第四沟槽栅结构TG4以及由此形成的电压 浮置的待用伪元胞结构DC1以及与发射极电性连接的待用伪元胞结构DC2,这些额外设置 的结构和区域减小了有效元胞区域EC的面积，减少了 IGBT与外部栅极驱动相连的栅极数 量，从而有效地降低了输入电容。更具体而言，外部栅极驱动通常通过栅极信号线的方式与 第一沟槽栅结构TG1电性连接，如上讨论的，第二沟槽栅结构TG2至第四沟槽栅结构TG4与 发射区106电性连接，第二沟槽栅结构TG2至第四沟槽栅结构TG4相对于第一沟槽栅结构 TG1电性浮置，从而减少了与外部栅极驱动相连的栅极数量。
[0102] 此外，电压浮置的待用伪元胞结构DC1在IGBT器件导通时提供载流子注入增强效 应，该载流子增强效应可以提高沟槽栅型IGBT器件的元胞底部附近的载流子浓度，从而改 善器件的导通损耗。与发射极电性连接的待用伪元胞结构DC2使得IGBT器件的发射极与 集电极之间的电容Cce增大，能够有效地改善沟槽栅型IGBT器件在短路状态下的稳定性， 有利于增强器件的鲁棒性。
[0103] 在IGBT器件的实际应用中，针对不同的应用环境，对IGBT器件的鲁棒性以及导通 损耗有着不同的要求，例如在家庭用感应加热设备中，对IGBT器件的导通损耗有着较高的 需求，而对器件的鲁棒性要求会相应降低；而在电机驱动的应用中，既要减小IGBT器件的 导通损耗又要兼顾IGBT器件的鲁棒性能。本实施例提供的沟槽栅型IGBT器件包含电压浮 置的待用伪元胞结构DC1以及与发射极电性连接的待用伪元胞结构DC2,对于不同的应用 环境而设计的IGBT器件，可以通过调节电压浮置的待用伪元胞结构DC1和与发射极电性连 接的待用伪元胞结构DC2的数量比例进行器件性能上的折中。此外，也可以通过调节电压 浮置的待用伪元胞结构DC1的宽度W2以及与发射极电性连接的待用伪元胞结构DC2的宽 度W3进行器件性能上的折中。
[0104] 参考图6,图6示出了根据本实施例的沟槽栅型IGBT器件在导通时电流上升波形 与传统的沟槽栅型IGBT器件在导通时电流上升波形的对比。在图6所示的实例中，本实施 例提供的沟槽栅型IGBT器件中，电压浮置的待用伪元胞结构DC1的宽度W2同与发射极电 性连接的待用伪元胞结构DC2的宽度W3之间的比例为100:1。
[0105] 参考图7和图8,图7为根据本实施例的沟槽栅型IGBT器件在发生短路状态时电 流以及电压波形，图8为传统的沟槽栅型IGBT器件在发生短路状态时的电流以及电压波 形。从图7和图8的对比可以看出，传统的沟槽栅型IGBT器件在短路状态下电流波形出现 严重的振荡现象，这种振荡现象严重时可能会直接导致IGBT器件损坏，而本实施例提供的 沟槽栅型IGBT器件在短路状态下的电流波形平滑稳定，可以有效地减少或避免由于电流 波形振荡导致的器件损坏。
[0106] 参考图9,图9示出了本实施例的沟槽栅型IGBT器件的制造方法，包括如下步骤：
[0107] 步骤S11，在半导体衬底的正面上生长N型掺杂的外延层；
[0108] 步骤S12,在所述外延层内形成沿Z方向纵向延伸的第一沟槽栅结构、第二沟槽栅 结构和第三沟槽栅结构；
[0109] 步骤S13,对所述外延层进行离子注入，以在所述外延层内形成P型掺杂的基区；
[0110] 步骤S14,对所述基区进行离子注入，以在所述基区内形成N型掺杂的发射区和类 发射区，所述发射区位于所述第一沟槽栅结构的一侧或两侧，所述类发射区位于所述第三 沟槽栅结构的一侧或两侧；
[0111] 步骤S15,移除或减薄所述半导体衬底；
[0112] 步骤S16,对移除所述半导体衬底后暴露出的外延层的背面或减薄后的半导体衬 底的背面进行离子注入，以形成P型掺杂的集电区。
[0113] 下面结合图1至图5对该沟槽栅型IGBT器件的制造方法进行详细说明。
[0114] 首先提供半导体衬底108,该半导体衬底108可以是常规的〈100>晶向的直拉半导 体衬底片。该半导体衬底108的掺杂类型可以是N型，掺杂浓度可以为5E14/cm 3至5E15/ cm3之间，电阻率可以为lohm*cm至10ohm*cm之间。
[0115] 之后，在半导体衬底108上生长掺杂类型为N型的外延层100。作为一个非限制性 的例子，外延层100的厚度可以为40um至120um之间，掺杂浓度可以为5E13/cm 3至1E15/ cm3之间。
[0116] 接下来，可以对外延层100的表面进行清洗。例如，可以使用配比为1 :15的HF溶 液清洗外延层100的表面。清洗后，在外延层100上生长氧化层，例如在氧气或湿氧气氛下 生长氧化层，生长的氧化层厚度可以在4000A~1UOOOA之间。
[0117] 之后，可以通过光刻、显影、离子注入以及高温退火等常规的工艺过程，制备沟槽 栅型IGBT器件产品的分压环结构（图中未示出）。
[0118] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺过程，在外延层100内 形成沟槽栅型IGBT器件的JFET掺杂区101。JFET掺杂区101下方的外延层100可以作为 IGBT器件的漂移区。需要说明的是，JFET掺杂区101是可选的，在另一实施例中，也可以不 形成JFET掺杂区101。
[0119] 之后，在已形成的JFET掺杂区101上通过光刻、显影以及刻蚀工艺形成第一沟槽 栅结构TG1、第二沟槽栅结构TG2、第三沟槽栅结构TG3以及第四沟槽栅结构TG4的沟槽 102〇
[0120] 在沟槽102内形成栅介质层103。例如可以生长栅极氧化层103,栅极氧化层103 的厚度为800A至丨500A之间。
[0121] 之后，在已生长栅极氧化层103的沟槽102内填充栅电极104。例如，可以沉积多 晶硅层，多晶硅层的厚度在5000A至20000A之间，多晶硅层的掺杂类型可以是N型，掺杂 电阻率在0. 5ohm/sqrt至50ohm/sqrt之间。通过光刻、显影以及刻蚀等工艺过程，可以对 沉积的多晶硅层进行图形化，从而形成沟槽栅型IGBT器件的栅极104。
[0122] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺，在JFET掺杂区101内 形成P型掺杂的基区105。
[0123] 之后，可以通过光刻、显影、离子注入以及高温退火等工艺，在第一沟槽栅结构TG1 的一侧或两侧形成N型掺杂的发射区106,在第二沟槽栅结构TG2的一侧或两侧形成N型掺 杂的类发射区106'。发射区106和类发射区106'可以在同一离子注入工艺中形成，也可以 在不同的离子注入工艺中形成。
[0124] 之后，沉积介质层111。该介质层111的材料例如可以是BPSG，该介质层111的厚 度可以为6000A至15000A之间。
[0125] 之后，通过光刻、显影以及刻蚀等工艺，在介质层111中形成接触孔107和107'。 接触孔107的底部暴露出发射区106,接触孔107'的底部暴露出类发射区106'和第二沟槽 栅结构TG2。
[0126] 之后，通过沉积、刻蚀等工艺形成IGBT器件的发射极电极112。该发射极电极112 填充接触孔107和107'，并使得类发射区106'、第二沟槽栅结构TG2以及发射区106电性 连接。
[0127] 之后，对半导体衬底108的背面进行研磨，研磨至将半导体衬底108完全移除或者 将半导体衬底108减薄至预设厚度。在图1至5所示的例子中，半导体衬底108并未被完 全移除，保留的半导体衬底108作为IGBT器件的缓冲区。
[0128] 之后，通过光刻、显影、选择性离子注入以及低温退火等工艺，在沟槽栅型IGBT器 件的缓冲层108的背面形成P型掺杂的集电区109。
[0129] 之后，在P型集电区109的背面形成集电极110。集电极110的材料可以是各种常 用的电极材料，例如铝。
[0130] 虽然在上述实施例中半导体衬底108并未被完全移除，但是在另一实施例中，半 导体衬底108也可以被完全移除，也就是并不设置缓冲区。
[0131] 应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何 不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的 类型或型号的替换，以及其他非实质性的替换或修改，均落入本发明保护范围之内。
【主权项】
1. 一种沟槽栅型IGBT器件，包括： N型掺杂的漂移区，具有正面以及与该正面相对的背面，所述正面和背面平行于由相互 垂直的X方向和Y方向界定的XY平面； P型掺杂的集电区，与所述漂移区的背面直接或间接地电接触； P型掺杂的基区，与所述漂移区的正