半导体器件的制作方法
【技术领域】
[0001] 本发明涉及一种半导体器件，例如能够适宜利用于在与沟槽栅正交的方向上同时 存在有源单元和无源单元的IEdnjection Enhancement :注入增强）型沟槽栅（Trench Gate) IGBT (Insulated Gate Bipolar Transistor:绝缘概双极型晶体管）等功率半导体器 件。
【背景技术】
[0002] 例如在日本特开2013-140885号公报（专利文献1)中公开了一种IE型沟槽栅 IGBT，该IE型沟槽栅IGBT的单元形成区域基本包括具有线状有源单元区域的第一线状单 位单元区域、具有线状空穴集电极单元（hole collector cell)区域的第二线状单位单元 区域以及它们之间的线状无源单元区域。
[0003] 另外，在日本特开2013-258190号公报（专利文献2)中公开了一种具有有源单元 二维间隔拉长构造且未设置本体接触区域（body contact zone)的窄有源单元IE型沟槽 栅 IGBT。
[0004] 在先技术文献
[0005] 专利文献
[0006] 专利文献1 :日本特开2013-140885号公报
[0007] 专利文献2 :日本特开2013-258190号公报
【发明内容】
[0008] 发明要解决的课题
[0009] 例如在上述专利文献1所记载的IE型沟槽栅IGBT中，将线状空穴集电极单元 区域两侧的沟槽栅电极与发射极电极连接，由此将有源单元间隔拉长率维持于优选范围， 使得在避免栅极电容的增加的同时能够充分发挥IE效果，从而能够实现单元收缩（cell shrink)〇
[0010] 然而，在上述IE型沟槽栅IGBT中，进一步研究单元收缩后，明确了虽然栅极-集 电极之间的电容（反馈电容）能够降低，但是栅极-发射极之间的电容（输入电容）无法降 低。栅极-集电极之间的电容主要对开关截止（switching off)损失带来影响，栅极-发 射极之间的电容主要对开关导通（switching on)损失带来影响。即，存在如下问题：即使 进行单元收缩，如果栅极-发射极之间的电容无法降低，则也会产生开关导通损失劣化。 [0011] 其它课题和新特征根据本说明书的记述和附图得以明确。
[0012] 用于解决课题的方案
[0013] 在一实施方式的半导体器件中，IE型沟槽栅IGBT的单元形成区域由线状有源单 元区域、线状空穴集电极单元区域以及它们之间的线状无源单元区域构成。而且，使夹持线 状空穴集电极单元区域的两侧而形成并与发射极电极电连接的第三及第四线状沟槽栅电 极的上表面，比夹持线状有源单元区域的两侧而形成并与栅电极电连接的第一及第二线状 沟槽栅电极的上表面低。
[0014] 发明的效果
[0015] 根据一实施方式，能够抑制IE型沟槽栅IGBT的伴随单元收缩而产生的栅极电容 的增加，防止开关损失的劣化。
【附图说明】
[0016] 图1是第一实施方式的形成IE型沟槽栅IGBT的半导体芯片的主要部分俯视图。
[0017] 图2是将第一实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯 视图。
[0018] 图3是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 A-A线的主要部分剖视图）。
[0019] 图4是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 B-B线的主要部分剖视图）。
[0020] 图5是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 C-C线的主要部分剖视图）。
[0021] 图6是说明作为比较例而示出的本申请发明人所研究的IE型沟槽栅IGBT的构造 的概要图。
[0022] 图7是表示第一实施方式的IE型沟槽栅IGBT的开关特性（导通（turn on)波 形）的曲线图。
[0023] 图8是说明第一实施方式的IE型沟槽栅IGBT的空穴积累效果的曲线图。
[0024] 图9是表示第一实施方式的IE型沟槽栅IGBT的制造工序的主要部分剖视图。
[0025] 图10是接着图9后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0026] 图11是接着图10后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0027] 图12是接着图11后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0028] 图13是接着图12后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0029] 图14是接着图13后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0030] 图15是接着图14后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0031] 图16是接着图15后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0032] 图17是接着图16后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0033] 图18是接着图17后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0034] 图19是接着图18后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0035] 图20是接着图19后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0036] 图21是接着图20后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0037] 图22是接着图21后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0038] 图23是接着图22后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0039] 图24是接着图23后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0040] 图25是接着图24后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0041] 图26是接着图25后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0042] 图27是接着图26后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0043] 图28是接着图27后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。
[0044] 图29是第二实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2的A-A 线的主要部分剖视图）。
[0045] 图30是将第三实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯 视图。
[0046] 图31是第三实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图30示出的 D-D线的主要部分剖视图）。
[0047] 图32是第四实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2的A-A 线的主要部分剖视图）。
[0048] 图33是第五实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。
[0049] 图34是第五实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。
[0050] 图35是第六实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。
[0051] 图36是第六实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。
[0052] 图37是第七实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
[0053] 图38是第七实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
[0054] 图39是第八实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
[0055] 图40是第八实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
[0056] 图41是第九实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。
[0057] 图42是第九实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。
[0058] 图43是第九实施方式的IE型沟槽栅IGBT的第三例的主要部分剖视图。
[0059] 图44是第九实施方式的IE型沟槽栅IGBT的第四例的主要部分剖视图。
[0060] 附图标记说明
[0061] CE:集电极
[0062] CR :单元形成区域
[0063] CT :接触槽
[0064] DPS:多晶硅膜
[0065] EE :发射极电极
[0066] EP :发射极焊盘
[0067] FP :场板
[0068] FPF :最终钝化膜
[0069] GE :栅电极
[0070] GI、GIb、GIe、GIi、GIo、GIu :栅极绝缘膜
[0071] GL:栅极布线
[0072] GP :栅极焊盘
[0073] GR :护环
[0074] GTG :栅极布线-沟槽栅电极连接部
[0075] HM :硬质掩膜
[0076] IL :层间绝缘膜
[0077] LC :线状单位单元区域
[0078] LCl :第一线状单位单元区域
[0079] LC2 :第二线状单位单元区域
[0080] LCa :线状有源单元区域
[0081] LCaa:有源区
[0082] LCai :无源区
[0083] LCc :线状空穴集电极单元区域
[0084] LCh :线状混合单元区域
[0085] LChl :第一线状混合子单元区域
[0086] LCh2 :第二线状混合子单元区域
[0087] LCi :线状无源单元区域
[0088] ND :N型漂移区域
[0089] NE :N+型发射极区域
[0090] NHB :N型空穴势皇区域
[0091] Ns :N型场截止区域
[0092] PB :P型本体区域
[0093] PBC、PBCp :P+型本体接触区域
[0094] PC:P+型集电极区域
[0095] PCO :P型连接区域
[0096] PF、PFp :P型浮置区域
[0097] PLP :P+型锁定防止区域
[0098] PR:P 型区域
[0099] R1、R2、R3、R4 :抗蚀膜
[0100] Sa :表面
[0101] Sb :背面
[0102] SC:半导体芯片
[0103] SS :半导体衬底
[0104] Tl :第一沟槽
[0105] T2 :第二沟槽
[0106] T3 :第三沟槽
[0107] T4 :第四沟槽
[0108] TDGl :第一线状虚设沟槽栅电极
[0109] TDG2 :第二线状虚设沟槽栅电极
[0110] TDG3 :第三线状虚设沟槽栅电极
[0111] TDG4 :第四线状虚设沟槽栅电极
[0112] TE:第二线状沟槽栅电极
[0113] TG :第一线状沟槽栅电极
[0114] TGl :第一线状沟槽栅电极
[0115] TG2 :第二线状沟槽栅电极
[0116] TG3 :第三线状沟槽栅电极
[0117] TG4 :第四线状沟槽栅电极
[0118] TGc :连结沟槽栅电极（发射极连接部）
[0119] TGE、TGG :沟槽栅电极
[0120] TGp:端部沟槽栅电极
[0121] TGx :连接用栅极引出焊盘（发射极连接部）
[0122] TGw:栅极引出部
[0123] TGz :端部连结沟槽栅电极
[0124] TR:沟槽
【具体实施方式】
[0125] 在以下实施方式中，为了方便起见，在需要时分割为多个部分或者实施方式而进 行说明，但是除了特别明示的情况以外，它们之间并非是毫无关系的，一方是另一方的一部 分或者全部的变形例、详细、补充说明等。
[0126] 另外，在以下实施方式中，在提及要素的数等（包括个数、数值、量、范围等）的情 况下，除了特别明示的情况和原理上明确限定为特定数的情况等以外，并不限定于该特定 数，也可以是特定数以上或者特定数以下。
[0127] 另外，在以下实施方式中，除了特别明示的情况和原理上明确是必须的情况等以 外，其构成要素（也包括要素步骤等）当然不一定是必须的。
[0128] 另外，在言及"由A构成"、"由A形成"、"具有A"、"包括A"时，除了特别明确只有该 要素的情况等以外，当然并不排除除此以外的要素。同样地，在以下实施方式中，在提及构 成要素等的形状、位置关系等时，除了特别明示的情况和原理上明确不成立的情况等以外， 实质上包括与其形状等近似或者类似的要素等。关于这一点，上述数值和范围内也是同样 的。
[0129] 另外，在以下实施方式所使用的附图中，也存在为了容易理解附图而在俯视图中 也标注剖面线的情况。另外，在以下的用于说明实施方式的全部附图中，原则上对具有相同 功能的部分标注相同的附图标记，并省略其反复说明。以下，根据附图详细说明本实施方 式。
[0130] 作为公开了 IE型沟槽栅IGBT的在先技术，例如存在日本特开2013-140885号公 报（专利文献1)和日本特开2013-258190号公报（专利文献2)。在日本特开2013-140885 号公报（专利文献1)中公开了（1)单元区域及其周边的平面构造、（2)窄有源单元型单位 单元及交替排列方式以及（3)有源单元二维间隔拉长构造，因此原则上不反复与这些重复 的部分。
[0131 ](第一实施方式）
[0132] 《IE型沟槽栅IGBT的构造》
[0133] 使用图1~图5说明该第一实施方式的包括IE型沟槽栅IGBT的半导体器件。图 1是该第一实施方式的形成IE型沟槽栅IGBT的半导体芯片的主要部分俯视图。图2是将 该第一实施方式的半导体芯片的活性部的一部分的放大表示的主要部分俯视图。图3~图 5是该第一实施方式的IE型沟槽栅IGBT的主要部分剖视图，图3是沿着图2示出的A-A线 的主要部分剖视图，图4是沿着图2示出的B-B线的主要部分剖视图，图5是沿着图2示出 的C-C线的主要部分剖视图。该第一实施方式的IE型沟槽栅IGBT例如具有600V左右的 耐压。
[0134] 如图1所示，在半导体芯片SC的外周部的上表面设置有环状的护环GR，在其内侧 设置有与环状的浮置场环（floating field ring)等相连接的数个（单个或者多个）环状 的场板FP。护环GR和场板FP例如由以铝为主要构成要素的金属膜构成。
[0135] 在环状的场板FP的内侧即半导体芯片SC的活性部的主要部分，设置有单元形成 区域CR，在半导体芯片SC的活性部的上表面，直到半导体芯片SC的外周部附近为止设置有 发射极电极EE。发射极电极EE例如由以铝为主要构成要素的金属膜构成。发射极电极EE 的中央部成为用于连接接合线（bonding wire)等的发射极焊盘EP。
[0136] 在发射极电极EE与场板FP之间配置有栅极布线GL，栅极布线GL与栅电极GE相 连接。栅极