第三沟槽T3和第四沟槽T4各自的内部仅形成有第三线状沟槽栅电极TG3 和第四线状沟槽栅电极TG4。
[0277] 第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4各自的上表面位于比第一线 状沟槽栅电极TGl和第二线状沟槽栅电极TG2各自的上表面低的位置，且位于比P型本体 区域PB的底面低的位置。
[0278] 另外，在第三沟槽T3和第四沟槽T4的内壁上形成的栅极绝缘膜GIe的厚度与在 第一沟槽Tl和第二沟槽T2下部的内壁上形成的栅极绝缘膜GIb的厚度相同或者实质上相 同。
[0279] 这样，根据该第六实施方式，在线状有源单元区域LCa与线状无源单元区域LCi之 间，使埋入到第一沟槽Tl和第二沟槽T2各自的内部而形成的第一线状沟槽栅电极TGl和 第二线状沟槽栅电极TG2的深度变浅，并且，在内壁上形成的栅极绝缘膜GIb、GIe变厚。由 此，与上述第一实施方式的IE型沟槽栅IGBT相比，能够降低栅极电容。
[0280] 另外，如果将该第六实施方式的第一沟槽Tl和第二沟槽T2的深度设为与上述第 一实施方式的第一沟槽Tl和第二沟槽T2的深度相同，则能够将导通电压维持得较低。
[0281] (第七实施方式）
[0282] 使用图37和图38说明该第七实施方式的IE型沟槽栅IGBT。图37和图38分别 为该第七实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图和IE型沟槽栅IGBT的 第二例的主要部分剖视图。在此说明的IE型沟槽栅IGBT的线状空穴集电极单元区域LCc 的构造与上述第一实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上仅说明 与上述第一实施方式的IE型沟槽栅IGBT不同的部分。
[0283] 如图37所示，在该第七实施方式的IE型沟槽栅IGBT的第一例中，以使线状空穴 集电极单元区域LCc的接触槽CT的宽度Whc与线状空穴集电极单元区域LCc的宽度Wc (参 照图2)大致相同的方式，形成线状空穴集电极单元区域LCc的接触槽CT。
[0284] 具体地说，以使线状空穴集电极单元区域LCc的接触槽CT的宽度Whc大于线 状有源单元区域LCa的接触槽CT的宽度Wec的方式（Whc>WeC)，形成线状空穴集电极单 元区域LCc的接触槽CT。并且，也可以使线状空穴集电极单元区域LCc的接触槽CT的 宽度Whc，比第三沟槽T3与第四沟槽T4的间隔WheU第三沟槽T3的宽度Wt3和第四沟 槽T4的宽度Wt4的合计宽度Wht小，且比第三沟槽T3与第四沟槽T4的间隔Whel大 ((Whel+fft3+fft4)>ffhc>ffhel)〇
[0285] 即，线状空穴集电极单元区域LCc的接触槽CT也可以形成于第三沟槽T3上和第 四沟槽Τ4上。但是，设为线状空穴集电极单元区域LCc的接触槽CT不会超出第三沟槽Τ3 和第四沟槽Τ4而形成于P型浮置区域PF(Ρ型本体区域PB)上。这是为了避免发射极电极 EE与P型浮置区域PF电连接而P型浮置区域PF成为发射极电位。
[0286] 线状有源单元区域LCa的第一沟槽Tl侧和第二沟槽T2侧需要在纵向上形成FET， 因此需要稳定地高精度地调整P型本体区域PB的杂质浓度。因此，在将线状有源单元区域 LCa的接触槽CT打开开口之后通过离子注入而形成的P+型锁定防止区域PLP必须与第一 沟槽Tl和第二沟槽T2的侧壁确保一定程度的距离。此外，其具体的余量值依赖于制造工 艺的加工技术和工厂管理能力，需要考虑线状有源单元区域LCa的接触槽CT的宽度Wec过 大或者线状有源单元区域LCa的接触槽CT与第一沟槽Tl及第二沟槽T2在光刻技术中对 准偏离的情况。
[0287] 另一方面，线状空穴集电极单元区域LCc的第三沟槽T3侧和第四沟槽T4侧不在 纵向上形成FET，因此不存在N+型发射极区域NE，不需要取得P +型锁定防止区域PLP与第 三沟槽T3及第四沟槽T4的侧壁之间的余量。
[0288] 如图38所示，在该第七实施方式的IE型沟槽栅IGBT的第二例中，线状空穴集电 极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2比上述第一例示出的线状空穴 集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whel小。
[0289] 即，在线状空穴集电极单元区域LCc中，只要具有用于将注入到P型浮置区域PF 的空穴排出的功能即可，因此能够使线状空穴集电极单元区域LCc的第三沟槽T3与第四沟 槽T4的间隔Whe2比线状空穴集电极单元区域LCc的第一沟槽Tl与第二沟槽T2的间隔We 小（Whe2 < We)。
[0290] 此外，当线状空穴集电极单元区域LCc的第三沟槽T3与第四沟槽T4的间隔Whe2 过窄时，不容易排出注入到P型浮置区域PF的空穴。但是，另一方面，具有空穴在N型漂 移区域ND内积累而载流子浓度变高从而导通电压降低这种优点。因而，考虑PMOS晶体管 的效果和所期望的导通电压来设定线状空穴集电极单元区域LCc的第三沟槽T3与第四沟 槽T4的间隔Whe2。
[0291] 这样，在第二例中，通过缩小线状空穴集电极单元区域LCc的第三沟槽T3与第四 沟槽T4的间隔Whe2,能够缩小形成IE型沟槽栅IGBT的半导体芯片的面积。通过缩小半导 体芯片的面积，能够从晶圆获取的半导体芯片数量增加，因此能够谋求制造成本的降低。
[0292] 另外，也可以不改变线状单位单元区域LC的宽度，而缩小第三沟槽T3与第四沟槽 T4的间隔Whe2,并增大第一沟槽Tl与第二沟槽T2的间隔We。即，也可以减小第二线状单 位单元区域LC2的宽度W2 (参照图2)，并增大第一线状单位单元区域LCl的宽度Wl (参照 图2)。在该情况下，由于线状单位单元区域LC的宽度不变，因此形成IE型沟槽栅IGBT的 半导体芯片的面积不变。但是，由于线状有源单元区域LCa中的栅极电容降低，因此能够实 现IE型沟槽栅IGBT的开关特性的提高。
[0293] 另外，也能够根据形成IE型沟槽栅IGBT的半导体芯片的面积与IE型沟槽栅IGBT 的性能的协调点来设定第一线状单位单元区域LCl的宽度Wl (参照图2)和第二线状单位 单元区域LC2的宽度W2 (参照图2)。
[0294] (第八实施方式）
[0295] 使用图39和图40说明该第八实施方式的IE型沟槽栅IGBT。图39和图40分别 为该第八实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图和IE型沟槽栅IGBT的 第二例的主要部分剖视图。在此说明的IE型沟槽栅IGBT的线状混合单元区域LCh的接触 槽CT的构造与上述第三实施方式的IE型沟槽栅IGBT不同。因而，在以下说明中，原则上 仅说明与上述第三实施方式的IE型沟槽栅IGBT不同的部分。
[0296] 如图39所示，在该第八实施方式的IE型沟槽栅IGBT的第一例中，在第一线状混 合子单元区域LChl中，在与第一沟槽Tl相反一侧，在未形成N+发射极区域NE的区域形成 有接触槽CT，其中，在第一沟槽Tl中埋入有与栅电极电连接的第一线状沟槽栅电极TGl。同 样地，在第二线状混合子单元区域LCh2中，在与第一沟槽Tl相反一侧，在未形成N+发射极 区域NE的区域形成有接触槽CT，其中，在第一沟槽Tl中埋入有与栅电极电连接的第一线状 沟槽栅电极TGl。
[0297] 第一线状混合子单元区域LChl的接触槽CT也可以形成于第二沟槽T2上。但是， 设为第一线状混合子单元区域LChl的接触槽CT不会超出第二沟槽T2而形成于P型浮置 区域PF(P型本体区域PB)上。同样地，第二线状混合子单元区域LCh2的接触槽CT也可以 形成于第三沟槽T3上。但是，设为第二线状混合子单元区域LCh2的接触槽CT不会超出第 三沟槽T3而形成于P型浮置区域PF(P型本体区域PB)上。这是为了避免发射极电极EE 与P型浮置区域PF电连接而P型浮置区域PF成为发射极电位。
[0298] 与上述第七实施方式同样地，第一沟槽Tl侧需要在纵向上形成FET，因此P+型锁 定防止区域PLP与第一沟槽Tl的侧壁必须确保一定程度的距离。
[0299] 另一方面，第二沟槽T2侧和第三沟槽T3侧在纵向上不形成FET，因此不存在N+型 发射极区域NE，不需要取得P+型锁定防止区域PLP与第二沟槽T2及第三沟槽T3的侧壁之 间的余量。
[0300] 如图40所示，在该第八实施方式的IE型沟槽栅IGBT的第二例中，第一线状混合 子单元区域LChl的第一沟槽Tl与第二沟槽T2的间隔Wm2比上述第一例示出的第一线状 混合子单元区域LChl的第一沟槽Tl与第二沟槽T2的间隔Wml小。同样地，第二线状混合 子单元区域LCh2的第一沟槽Tl与第三沟槽T3的间隔Wm2比上述第一例示出的第二线状 混合子单元区域LCh2的第一沟槽Tl与第三沟槽T3的间隔Wml小。
[0301] 在该情况下，可以不改变在上述第三实施方式的IE型沟槽栅IGBT中形成的接触 槽CT的布局，而使第二沟槽T2和第三沟槽T3分别接近第一沟槽Tl侧，使间隔Wm2变窄。
[0302] 这样，在第二例中，能够得到与上述第七实施方式大致相同的效果。即，通过使第 一线状混合子单元区域LChl的第一沟槽Tl与第二沟槽T2的间隔Wm2以及第二线状混合 子单元区域LCh2的第一沟槽Tl与第三沟槽T3的间隔Wm2变窄，能够缩小形成IE型沟槽 栅IGBT的半导体芯片的面积。通过缩小半导体芯片的面积，能够从晶圆获取的半导体芯片 数量增加，因此能够谋求制造成本的降低。
[0303] 另外，也可以不改变线状混合单元区域LCh的宽度而增加第一沟槽Tl的侧壁与接 触槽CT的侧壁的距离。在该情况下，形成IE型沟槽栅IGBT的半导体芯片的面积不变，但 是线状混合单元区域LCh中的栅极电容降低，因此能够实现IE型沟槽栅IGBT的开关特性 的提尚。
[0304] (第九实施方式）
[0305] 使用图41~图44说明该第九实施方式的IE型沟槽栅IGBT。图41、图42、图43 以及图44分别为该第九实施方式的GEEEG类型的IE型沟槽栅IGBT的第一例、第二例、第 三例以及第四例的主要部分剖视图。
[0306] 图41是该第九实施方式的第一例，表示进行了本体接触用蚀刻的IE型沟槽栅 IGBT的主要部分剖视图。图42是该第九实施方式的第二例，表示未进行本体接触用蚀刻的 IE型沟槽栅IGBT的主要部分剖视图。
[0307] 如图41和图42所示，形成有与栅电极电连接的多个第一线状沟槽栅电极TG，在彼 此相邻的第一线状沟槽栅电极TG之间以相互分离的方式形成有与发射极电极EE电连接的 多个第二线状沟槽栅电极TE。第一线状沟槽栅电极TG被埋入到形成于半导体衬底SS的第 一沟槽Tl的从下端部到上部的范围。另一方面，第二线状沟槽栅电极TE被埋入到形成于 半导体衬底SS的第二沟槽T2的底部，其上表面位于比第一线状沟槽栅电极TG的上表面低 的位置，并且，位于比P型本体区域PB的底面低的位置。
[0308] 这样，在GEEEG类型的IE型沟槽栅IGBT中，通过调整形成于第二沟槽T2内部的 第二线状沟槽栅电极TE的从下端部起的高度，也能够减小第二线状沟槽栅电极TE对输入 电容做出贡献的面积，因此能够降低输入电容。
[0309] 并且，能够将相邻的第二沟槽T2的间隔Weem设为比第一沟槽T1、和与该第一沟槽 Tl相邻的第二沟槽T2之间的间隔Wgem窄。通过使相邻的第二沟槽T2的间隔Weem变窄， 能够缩小形成IE型沟槽栅IGBT的半导体芯片的面积。通过缩小半导体芯片的面积，能够 从晶圆获取的半导体芯片数量增加，因此能够谋求制造成本的降低。
[0310] 另外，也可以是，减小相邻的第二沟槽T2的间隔Weem，另一方面，增加第一沟槽Tl 和与该第一沟槽Tl相邻的第二沟槽T2之间的间隔Wgem。在该情况下，形成IE型沟槽栅IGBT的半导体芯片的面积不变，但是栅极电容降低，因此能够实现IE型沟槽栅IGBT的开关 特性的提尚。
[0311] 图43是该第九实施方式的第三例，表示进行了本体接触用蚀刻的IE型沟槽栅 IGBT的主要部分剖视图。图44是该第九实施方式的第四例，是表示未进行本体接触用蚀刻 的IE型沟槽栅IGBT的主要部分剖视图。
[0312] 如图43和图44所示，构成为由P型区域PR覆盖形成有第二线状沟槽栅电极TE 的第二沟槽T2的下端部，这一点与上述第一例和上述第二例不同。通过设为这种结构，能 够添加使用图6说明的寄生PMOS晶体管动作。
[0313] 在该第九实施方式中，例示了由P型区域PR覆盖第二沟槽T2的下端部的构造，但 是也可以是将P型浮置区域PF形成得较深并通过P型浮置区域PF覆盖第二沟槽T2的下 端部的构造。
[0314] 以上，根据实施方式具体地说明了由本申请发明人完成的发明，但是本发明并不 限定于上述实施方式，当然在不脱离其宗旨的范围内能够进行各种变更。
[0315] 本发明至少包括以下实施方式。
[0316] [附记 1]
[0317] -种半导体器件，具备IE型沟槽IGBT，该半导体器件具备：
[0318] (a)半导体衬底，其具有第一主面以及与上述第一主面为相反侧的第二主面；
[0319] (b)集电极区域，其形成于上述半导体衬底内，具有第一导电型；
[0320] (C)漂移区域，其形成于上述集电极区域上的上述半导体衬底内，具有与上述第一 导电型不同的第二导电型；
[0321] (d)多个线状单位单元区域，其在上述漂移区域上的上述半导体衬底内沿着第一 方向形成；
[0322] (e)设置于上述第一主面侧的栅电极；
[0323] (f)设置于上述第一主面侧的发射极电极；以及
[0324] (g)设置于上述第二主面侧的集电极，
[0325] 在此，上述线状单位单元区域具有：
[0326] (dl)线状混合单元区域，其设置于从上述第一主面到内部的范围；
[0327] (d2)第一线状混合子单元区域和第二线状混合子单元区域，其在上述第一方向上 对称地设置于上述线状混合单元区域；
[0328] (d3)第一沟槽，其以从上述第一主面起具有第一深度的方式形成于上述第一线状 混合子单元区域与上述第二线状混合子单元区域的边界处；
[0329] (d4)第一线状沟槽栅电极，其与上述栅电极电连接，形成于上述第一沟槽的内 部；
[0330] (d5)第二沟槽和第三沟槽，其形成为夹持上述线状混合单元区域的上述第一方向 上的两侧，从上述第一主面起具有上述第一深度；
[0331] (d6)第二线状沟槽栅电极和第三线状沟槽栅电极，其与上述发射极电极电连接， 形成于上述第二沟槽和上述第三沟槽各自的内部；
[0332] (d7)上述第二导电型的发射极区域，其形成为从上述第一主面起具有第二深度， 在上述线状混合单元区域的中央部与上述第一沟槽接触；
[0333] (d8)上述第一导电型的本体区域，其从上述第一主面起具有比上述第二深度深的 第三深度，形成于上述发射极区域下方；
[0334] (d9)线状无源单元区域，其隔着上述第二沟槽和上述第三沟槽设置于上述线状混 合单元区域的上述第一方向上的两侧；
[0335] (dlO)上述第一导电型的浮置区域，其从上述第一主面起具有第四深度且形成于 上述线状无源单元区域；
[0336] (dll)第一接触槽，其形成为在上述第一线状混合子单元区域的上述第二沟槽侧 的区域内俯视观察时与上述第二沟槽重叠，从上述第一主面起具有比第三深度浅的第五深 度；以及
[0337] (dl2)第二接触槽，其形成为在上述第二线状混合子单元区域的