射极电位的高度。即，如果为了使 输入电容尽可能小而对第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4全部进行蚀刻 而导致不存在寄生PMOS晶体管本身，则得不到由存在上述寄生PMOS晶体管而实现的优点。
[0185] 图7是表示该第一实施方式的IE型沟槽栅IGBT的开关特性（导通波形）的曲线 图。
[0186] 如图7所示，该第一实施方式的IE型沟槽栅IGBT与比较例的IE型沟槽栅IGBT 相比，输入电容变小，栅极电压的上升提前。由此，可知该第一实施方式的IE型沟槽栅IGBT 与比较例的IE型沟槽栅IGBT相比能够改善开关损失。
[0187] 此外，IE型沟槽栅IGBT的反馈电容与比较例的IE型沟槽栅IGBT的反馈电容没 有差异，得到同等的截止（turn off)波形。
[0188] 2. IE型沟槽栅IGBT的导通电压
[0189] 并且，在该第一实施方式的IE型沟槽栅IGBT中，与比较例的IE型沟槽栅IGBT相 比，能够降低导通电压。
[0190] 图8是说明该第一实施方式的IE型沟槽栅IGBT的空穴积累效果的曲线图。（A) 表示该第一实施方式的IE型沟槽栅IGBT的空穴浓度分布，（B)表示比较例的IE型沟槽栅 IGBT的空穴浓度分布，（C)表示仅形成有线状有源单元区域的IE型沟槽栅IGBT的空穴浓 度分布。
[0191] 如图8所示，在该第一实施方式的IE型沟槽栅IGBT(A)中，半导体衬底的表面侧 的空穴积累效果高于比较例的IE型沟槽栅IGBT(B)。由此，认为导通电压降低。
[0192] 作为其理由，考虑是由于在该第一实施方式的IE型沟槽栅IGBT中，将第三线状沟 槽栅电极TG3的上表面和第四线状沟槽栅电极TG4的上表面设为比P型本体区域PB的底 面低的位置。即，在寄生PMOS晶体管中，栅极"E"与漏极"D"形成偏置（offset)构造，因 此寄生PMOS晶体管的驱动能力得到抑制，能够抑制空穴的过度排除。
[0193] 3.关于有源单元间隔拉长率
[0194] 在该第一实施方式中，将有源单元间隔拉长率定义为，使单元形成区域的主要部 分中的不构成空穴流出路径的各种单元区域（空穴非流出单元部）的宽度除以构成空穴流 出路径的各种单元区域（空穴流出单元部）的宽度而得到的值。
[0195] 因而，例如在上述图2的示例中，空穴流出单元部为线状有源单元区域LCa和线状 空穴集电极单元区域LCc，空穴非流出单元部为线状无源单元区域LCi。在此，线状有源单 元区域LCa的宽度Wa与线状空穴集电极单元区域LCc的宽度Wc相等，因此有源单元间隔 拉长率=Wi/Wa。
[0196] 在有源单元间隔拉长率比1附近低的区域内，IE效果较弱，因此导通电压变高。另 一方面，在有源单元间隔拉长率比5附近高的区域内，空穴排出电阻变大，因此尽管导通电 压变化不大，但开关损失也急剧增加。因此，在该第一实施方式中，作为有源单元间隔拉长 率，设定为1.5~4(更优选2~3)的范围。
[0197] 在该第一实施方式中，例如线状有源单元区域LCa的宽度Wa (线状空穴集电极单 元区域LCc的宽度Wc)为1.3 μπι左右，线状无源单元区域LCi的宽度Wi为3.3 μπι左右， 有源单元间隔拉长率Wi/Wa成为大约2. 5。
[0198] 这样，根据该第一实施方式，构成为将线状有源单元区域LCa例如每隔一个地替 换为线状空穴集电极单元区域LCc (即，以FET部分不会作为FET而动作的方式去除了 N+型 发射极区域NE(FET的源极）的虚拟线状有源单元区域）。并且，将形成于线状空穴集电极 单元区域LCc两侧的第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE 电连接，将它们的上表面设定于比形成于线状有源单元区域LCa两侧的第一线状沟槽栅电 极TGl和第二线状沟槽栅电极TG2的上表面以及P型本体区域PB的底面低的位置。
[0199] 由此，即使进行单元收缩，也能够避免由栅极电容（特别是，栅极-发射极之间的 电容（输入电容））的增加引起的开关导通损失的恶化，并且由于存在漏极偏置构造的寄生 PMOS晶体管而也能够维持低噪声性能。
[0200] 《IE型沟槽栅IGBT的制造方法》
[0201] 使用图9~图28说明该第一实施方式的IE型沟槽栅IGBT的制造方法。图9~图 28是表示该第一实施方式的IE型沟槽栅IGBT的制造工序的主要部分剖视图。以下，以单 元形成区域为中心进行说明，关于周边部等，根据需要参照上述图1。另外，以下，具体地说 明包括线状有源单元区域LCa和线状无源单元区域LCi的第一线状单位单元区域LCl以及 包括线状空穴集电极单元区域LCc和线状无源单元区域LCi的第二线状单位单元区域LC2。
[0202] 首先，如图9所示，准备由N型单晶硅（例如磷浓度2X 10 1Vcm3左右）构成的半 导体衬底（在该阶段中称为晶圆的平面大致圆形状的半导体的薄板）SS。半导体衬底SS例 如为200φ的晶圆（也可以是150φ、100φ、300φ、450φ等各种直径的晶圆）。另 外，晶圆的厚度例如为800 μ m左右（优选范围为450 μ m~1000 μ m左右）。在此，例如最优 选为基于FZ法（Floating Zone :浮区法）的晶圆，但是也可以是基于CZ法（Czochralski : 提拉法）的晶圆。
[0203] 接着，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成N型空穴势皇区域 导入用的抗蚀膜R1，通过通常的光刻形成图案。将形成图案后的抗蚀膜Rl作为掩膜，例 如通过离子注入，将N型杂质导入到半导体衬底SS的表面Sa，由此形成N型空穴势皇区 域NHB。作为此时的离子注入条件，例如作为优选的条件而能够例示离子种类：磷、剂量： 6父1012/(^2左右、注入能量：801(^左右。之后，通过灰化等，去除不需要的抗蚀膜1?1。
[0204] 接着，如图10所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成P型 浮置区域导入用的抗蚀膜R2,通过通常的光刻形成图案。将形成图案后的抗蚀膜R2作为 掩膜，例如通过离子注入，将P型杂质导入到半导体衬底SS的表面Sa，由此形成P型浮置 区域PF。作为此时的离子注入条件，例如作为优选的条件而能够例示离子种类：硼、剂量： 3. 5X1013/cm2左右、注入能量：75KeV左右。之后，通过灰化等，去除不需要的抗蚀膜R2。此 外，在导入P型浮置区域PF时，例如还同时导入单元周边接合区域和浮置场环。
[0205] 接着，如图11所示，在半导体衬底SS的表面Sa上的整面上，例如通过 CVD(Chemical Vapor Deposition:化学气相沉积）等，成膜例如由氧化娃构成的硬质掩膜 HM。硬质掩膜HM的厚度例如为450nm左右。
[0206] 接着，如图12所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成硬质 掩膜加工用的抗蚀膜R3,通过通常的光刻形成图案。将形成图案后的抗蚀膜R3作为掩膜， 例如通过干法蚀刻，使硬质掩膜HM形成图案。
[0207] 之后，如图13所示，通过灰化等去除不需要的抗蚀膜R3。
[0208] 接着，如图14所示，使用形成图案后的硬质掩膜HM，例如通过各向异性干法蚀刻， 形成第一、第二、第三以及第四沟槽T1、T2、T3以及T4。作为该各向异性干法蚀刻的气体系， 作为优选的例子例如能够例示C12/02系气体。
[0209] 之后，如图15所示，例如通过使用了氟酸类的蚀刻液等的湿法蚀刻，去除不需要 的硬质掩膜ΗΜ。
[0210] 接着，如图16所示，实行针对P型浮置区域PF和N型空穴势皇区域NHB的延长扩 散（例如1200°C、30分钟左右）。由此，P型浮置区域PF的深度形成为比供第一、第二、第 三以及第四线状沟槽栅电极TG1、TG2、TG3以及TG4形成的第一、第二、第三以及第四沟槽 T1、T2、T3以及T4的下端部深，并覆盖其下端部。半导体衬底SS中未形成P型浮置区域PF 和N型空穴势皇区域NHB的区域成为N型漂移区域ND。
[0211] 接着，例如通过热氧化等，在半导体衬底SS的表面Sa上以及第一、第二、第三以及 第四沟槽Τ1、Τ2、Τ3以及Τ4的内壁的整面上形成栅极绝缘膜GI。栅极绝缘膜GI的厚度例 如为0. 12μπι左右。
[0212] 接着，如图17所示，在半导体衬底SS的表面Sa上以及第一、第二、第三以及第四 沟槽Tl、T2、T3以及T4的内部，例如通过CVD等，成膜磷掺杂多晶硅（Doped Poly-Si I icon) 膜DPS。多晶硅膜DPS的厚度例如为0. 6 μ m左右。
[0213] 接着，如图18所示，例如通过干法蚀刻等，对多晶硅膜DPS进行回蚀。由此，在第 一沟槽Tl的内部形成第一线状沟槽栅电极TGl，在第二沟槽T2的内部形成第二线状沟槽栅 电极TG2,在第三沟槽T3的内部形成第三线状沟槽栅电极TG3以及在第四沟槽T4的内部形 成第四线状沟槽栅电极TG4。作为该回蚀的气体系，例如作为优选的例子能够例示5&等。
[0214] 接着，如图19所示，在半导体衬底SS的表面Sa上的整面上通过涂敷等形成多晶 硅膜加工用的抗蚀膜R4,并以覆盖第一线状单位单元区域LCl的方式，通过通常的光刻形 成图案。将形成图案后的抗蚀膜R4作为掩膜，例如通过干法蚀刻等，对第三线状沟槽栅电 极TG3和第四线状沟槽栅电极TG4进行回蚀，在第三沟槽T3和第四沟槽T4各自的底部处 保留第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4。由此，第三线状沟槽栅电极TG3 和第四线状沟槽栅电极TG4各自的上表面的位置变得比第一线状沟槽栅电极TGl和第二线 状沟槽栅电极TG2各自的上表面的位置低。
[0215] 接着，如图20所示，通过灰化等去除不需要的抗蚀膜R4。接着，通过干法蚀刻等， 去除第一、第二、第三以及第四沟槽Tl、T2、T3以及T4的内部以外的栅极绝缘膜GI。
[0216] 接着，如图21所示，例如通过热氧化或者CVD，在半导体衬底SS的表面Sa上的整 面上形成后续的离子注入用的较薄的氧化硅膜（例如与栅极绝缘膜GI相同程度）。接着， 在半导体衬底SS的表面Sa上通过通常的光刻来形成P型本体区域导入用的抗蚀膜（图示 省略）。将该P型本体区域导入用的抗蚀膜作为掩膜，例如通过离子注入，将P型杂质导入 到单元形成区域CR的整面以及其它需要的部分，由此形成P型本体区域PB。作为此时的离 子注入条件，例如作为优选的条件能够例示离子种类：硼、剂量：3X1013/cm2左右、注入能 量：75KeV左右。之后，通过灰化等，去除不需要的P型本体区域导入用的抗蚀膜。
[0217] 并且，在半导体衬底SS的表面Sa上通过通常的光刻来形成N+型发射极区域导入 用的抗蚀膜（图示省略）。将该N+型发射极区域导入用的抗蚀膜作为掩膜，例如通过离子 注入，将N型杂质导入到线状有源单元区域LCa的P型本体区域PB的上部表面的整面，由 此形成N+型发射极区域NE。作为此时的离子注入条件，例如作为优选的条件能够例示离子 种类：砷、剂量：5X IO1Vcm2左右、注入能量：80KeV左右。之后，通过灰化等，去除不需要的 N+型发射极区域导入用的抗蚀膜。
[0218] 接着，如图22所示，在半导体衬底SS的表面Sa上的整面上，例如通过CVD等， 作为层间绝缘膜IL而成膜例如PSG(Ph〇SphSilicate Glass)膜。层间绝缘膜IL的厚度 例如为0. 6 μπι左右。作为该层间绝缘膜IL的材料，除了 PSG膜以外，作为优选例子还 能够例不 BPSG(Borophosphsilicate Glass)膜、NSG(Non_doped Silicate Glass)膜、 SOG(Spin-On-Glass)膜或者它们的复合膜等。
[0219] 接着，如图23所示，在层间绝缘膜IL上通过通常的光刻，形成接触槽形成用的抗 蚀膜（图示省略）。接着，例如通过各向异性干法蚀刻等来形成接触槽CT。作为该各向异 性干法蚀刻的气体系，例如作为优选的例子能够例示4以0识3/^4系气体等。
[0220] 接着，如图24所示，通过灰化等，去除不需要的抗蚀膜。接着，例如通过各向异性 干法蚀刻，使接触槽CT (或者接触孔）向半导体衬底SS内延长。作为该各向异性干法蚀刻 的气体系，例如作为优选的例子能够例示(：12/02系气体。
[0221] 接着，如图25所示，例如通过接触槽CT，将P型杂质进行离子注入，由此形成P+型 本体接触区域PBC。在此，作为离子注入条件，例如作为优选的条件能够例示离子种类：BF2、 剂量：5X 1015/cm2左右、注入能量：80KeV左右。
[0222] 同样地，例如通过接触槽CT，将P型杂质进行离子注入，由此形成P+型锁定防止 区域PLP。在此，作为离子注入条件，例如作为优选的条件能够例示离子种类：硼、剂量： 5X 1015/cm2左右、注入能量：80KeV左右。
[0223] 接着，如图26所示，形成发射极电极EE。具体地说，例如通过以下过程来执行。首 先，例如通过溅射，在半导体衬底SS的表面Sa上的整面上形成TiW膜作为势皇金属膜。TiW 膜的厚度例如为〇. 2 μπι左右。TiW膜中的钛的大多部分通过后续的热处理移动至硅界面而 形成硅化物，有助于接触特性的改善，但是这些过程较繁杂，因此在附图中未显示。
[0224] 接着，例如在氮气环境中实行600°C左右、10分钟左右的硅化物退火之后，在势皇 金属膜上的整面上，以将接触槽CT埋入的方式，例如通过溅射来形成铝系金属膜（例如添 加有几％的娃、其余为错）。错系金属I旲的厚度例如为5 μ m左右。
[0225] 接着，通过通常的光刻，形成发射极电极形成用的抗蚀膜（图示省略）。接着，例如 通过干法蚀刻，使由铝系金属膜和势皇金属膜构成的发射极电极EE形成图案。作为该干法 蚀刻的气体系，例如作为优选的例子能够例示C12/BC13*气体等。之后，通过灰化等，去除 不需要的发射极电极形成用的抗蚀膜。
[0226] 并且，在发射极电极EE上形成例如由以聚酰亚胺为主要成分的有机膜等构成的 最终钝化膜FPF。最终钝化膜FPF的厚度例如为2. 5 μ m左右。接着，通过通常的光刻，形成 开口部形成用的抗蚀膜（图示省略）。接着，例如通过干法蚀刻来使最终钝化膜FPF形成图 案，将上述图1示出的发射极焊盘EP等打开开口。之后，通过灰化等来去除不需要的开口 部形成用的抗蚀膜。
[0227] 接着，如图27所示，对半导体衬底SS的背面Sb实施晶背研磨处理，根据需要将例 如800 μ m左右的厚度薄膜化为例如30 μ m~200 μ m左右。例如当将耐压设为600V左右 时，最终厚度为70 μ m左右。另外，根据需要，还实施用于去除背面Sb的损伤的化学蚀刻等。
[0228] 接着，如图28所示，在半导体衬底SS的背面Sb的整面上，例如通过离子注入来导 入N型杂质，由此形成N型场截止区域Ns。在此，作为离子注入条件，例如作为优选的例子 能够例示离子种类：磷、剂量：7X IO1Vcm2左右、注入能量：350KeV左右。之后，根据需要，为 了使杂质活化而对半导体衬底SS的背面Sb实施激光退火等。
[0229] 接着，在半导体衬底SS的背面Sb的整面上，例如通过离子注入来导入N型杂质， 由此形成P+型集电极区域PC。在此，作为离子注入条件，例如作为优选条件能够例示离子 种类：硼、剂量：lXl〇13/cm2左右、注入能量：40KeV左右。之后，根据需要，为了使杂质活化 而对半导体衬底SS的背面Sb实施激光退火等。
[0230] 接着，例如通过溅射，在半导体衬底SS的背面Sb上形成集电极CE。之后，通过切 割等，分