半导体元件的终端结构及其制造方法
【技术领域】
[0001]本发明是关于一种半导体元件的终端结构，特别是关于一种具有多沟槽的终端结构及其制造方法。
【背景技术】
[0002]在功率半导体元件中，耐电压能力是非常重要的指标。举例来说，由于一般沟槽式场效晶体管具备高耐电压能力、低导通电阻及高电流等特性，因此沟槽式场效晶体管已广泛应用于电源管理装置中做为功率半导体元件。
[0003]制作上述沟槽式场效晶体管通常需要繁复且多次的光罩制程，将增加制程时间及污染机会，使得功率半导体元件的良率及产能受到限制。
[0004]另一方面，一般沟槽式场效晶体管具有较大面积的终端结构，以提升崩溃电压。然而，对于目前体积微小化的电子元件发展趋势而言，此类具有大面积的终端结构显然已不合时宜。
【发明内容】
[0005]本发明的一方面在于提供一种半导体元件的终端结构。此半导体元件包含主动区及终端区，且终端区与主动区相邻。终端区具有上述终端结构，且终端结构包含基板、磊晶层、介电层、导电材料层及导电层。
[0006]磊晶层设置于基板上，且具有一耐压区。耐压区具有多个第一沟槽(trench)，其中第一沟槽是沿第一方向延伸。介电层是设置于诸第一沟槽内及部分磊晶层上。导电材料层是设置于诸第一沟槽内的介电层上。导电层覆盖诸第一沟槽，接触导电材料层及部分磊晶层，且电性连接上述主动区。
[0007]本发明的另一方面在于提供一种半导体元件的终端结构的制造方法。此半导体元件包含主动区及终端区，且终端区与主动区相邻且具有终端结构。此制造方法包含形成磊晶层于基材上，磊晶层具有一耐压区；形成多个沟槽于磊晶层的耐压区中，其中沟槽沿第一方向延伸且彼此平行排列；形成介电层于各沟槽内；形成导电材料层于各沟槽内的介电层上；以及形成导电层于各沟槽上，导电层接触导电材料层及部分磊晶层。
[0008]由于各沟槽的介电层是相互连接，透过沟槽结构增加，能在较小的面积中承受较高的崩溃电压，因此本发明所提供的半导体元件的终端结构可显着提升整体元件的崩溃电压。
【附图说明】
[0009]图1A是根据本发明的实施例所绘示的半导体元件100的剖面图；
[0010]图1B是根据本发明的实施例所绘示图1A的半导体元件沿A-A’剖面线的剖面上视图；
[0011]图2是根据本发明的实施例所绘示半导体元件200的剖面图；
[0012]图3A是根据本发明的实施例所绘示半导体元件300的剖面图；
[0013]图3B是根据本发明的实施例所绘示图3A的半导体元件沿B-B’剖面线的剖面上视图；
[0014]图4A是根据本发明的实施例所绘示半导体元件400a的剖面图；
[0015]图4B是根据本发明的实施例所绘示半导体元件400a的上视图；
[0016]图4C是根据本发明的实施例所绘示半导体元件400b中沟槽431b的上视图；
[0017]图4D是根据本发明的实施例所绘示的半导体元件400b的剖面上视图；
[0018]图5A?图5J是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；
[0019]图6A?图6F是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；
[0020]图7是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；以及
[0021]图8是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。
【具体实施方式】
[0022]本发明所提出的是一种半导体元件的终端结构及其制造方法，其可应用于如沟槽式金氧半萧特基能障二极管(TMBS d1de)、沟槽式绝缘栅双极性晶体管(Trench IGBT)或沟槽式功率金氧半场效晶体管(Trench Power M0SFET)之类的沟槽式功率半导体元件。以下列举几个实施例来说明本发明的半导体元件的终端结构及其制造方法。
[0023]图1A是根据本发明的实施例所绘示的半导体元件100的剖面图。在图1A中，半导体元件100包含主动区101及终端区102，且终端区102与主动区101相邻。终端区102具有终端结构，且终端结构包含基板110、磊晶层120、介电层132、导电材料层133及导电层140。
[0024]磊晶层120是设置于基板110上，且具有耐压区130。耐压区130位于主动区101的沟槽式半导体单元103附近，且具有多个第一沟槽131。根据本发明的一实施例，基板110可为硅基板。根据本发明的一实施例，磊晶层120可为N型磊晶层。根据本发明的实施例，各第一沟槽131的宽度可为不相同设计。根据本发明的实施例，各第一沟槽131的宽度可为渐宽或渐窄设计。
[0025]介电层132是设置于诸第一沟槽131内及部分磊晶层120上。根据本发明的一实施例，介电层132是由氧化物所构成。根据本发明的实施例，每二相邻的第一沟槽131内的介电层132是彼此接触。
[0026]导电材料层133是设置于诸第一沟槽131内的介电层132上。根据本发明的一实施例，导电材料层133是由多晶娃或金属所构成。其中介电层132与导电材料层133两者宽度大小可根据实际所需耐压程度做比例上调整。
[0027]导电层140覆盖诸第一沟槽131，接触导电材料层133及部分磊晶层120，且电性连接上述主动区101及终端区102。根据本发明的实施例，导电层140为萧特基能障金属层。
[0028]根据本发明的实施例，终端结构还包含第二介电层夹置于导电层与部分导电材料层之间，令使导电层电性连接于部分第一沟槽内的导电材料层。由于内层介电层夹置于导电层与部分导电材料层之间，可令使导电材料层具有不同电位，提供不同的耐电压效果。
[0029]图1B是根据本发明的实施例所绘示图1A的半导体元件沿A-A’剖面线的剖面上视图。在图1B中，终端结构中磊晶层120的耐压区130具有第一沟槽131。第一沟槽131是沿一方向延伸且彼此平行排列，且介电层132及导电材料层133是设置于第一沟槽131内。
[0030]图2是根据本发明的实施例所绘示的半导体元件200的剖面图。在图2中，半导体元件200包含主动区201及终端区202，且终端区202与主动区201相邻。终端区202具有终端结构，且终端结构包含基板210、磊晶层220、介电层232、导电材料层233及导电层240。
[0031]磊晶层220是设置于基板210上，且具有耐压区230。耐压区230位于主动区201的沟槽式半导体单元203附近，且具有多个第一沟槽231。根据本发明的一实施例，基板210可为硅基板。根据本发明的一实施例，磊晶层220可为N型磊晶层。根据本发明的实施例，各第一沟槽231的宽度可为不相同设计。根据本发明的实施例，各第一沟槽231的宽度可为渐宽或渐窄设计。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250的宽度不相同。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250呈渐疏或渐密排列。
[0032]介电层232是设置于诸第一沟槽231内及部分嘉晶层220上。根据本发明的一实施例，介电层232是由氧化物所构成。根据本发明的实施例，每二相邻的第一沟槽231内的介电层232是由一沟槽间隔250所隔开。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250还包含掺杂区251。根据本发明的实施例，掺杂区251可为P型掺杂。加入P型掺杂可防止漏电流从外围提早发生，藉此提升崩溃电压。
[0033]导电材料层233是设置于诸第一沟槽231内的介电层232上。根据本发