布线GL和栅电极GE例如由以铝为主要构成要素的金属膜构成。栅电极GE的 中央部成为用于连接接合线等的栅极焊盘GP。
[0137] 如图2所示，在单元形成区域CR内，在第一方向（X方向）上周期性地排列有线状 单位单元区域LC。各线状单位单元区域LC由第一线状单位单元区域LCl和第二线状单位 单元区域LC2构成，在该第一实施方式中，第一线状单位单元区域LCl的宽度Wl与第二线 状单位单元区域LC2的宽度W2相同或者实质上相同。
[0138] 各第一线状单位单元区域LCl由中央的线状有源单元区域LCa以及包围该中央的 线状有源单元区域LCa的一对半宽的线状无源单元区域LCi构成。在线状有源单元区域 LCa与线状无源单元区域LCi之间存在与栅电极（上述图1示出的栅电极GE)电连接的第 一线状沟槽栅电极TGl或者第二线状沟槽栅电极TG2。
[0139] 另一方面，各第二线状单位单元区域LC2由中央的线状空穴集电极单元区域LCc 以及包围该中央的线状空穴集电极单元区域LCc的一对半宽的线状无源单元区域LCi构 成。在线状空穴集电极单元区域LCc与线状无源单元区域LCi之间存在与发射极电极EE 电连接的第三线状沟槽栅电极TG3或者第四线状沟槽栅电极TG4。
[0140] 线状有源单元区域LCa的宽度Wa和线状空穴集电极单元区域LCc的宽度Wc形成 得比线状无源单元区域LCi的宽度Wi窄，该第一实施方式的IE型沟槽栅IGBT为所谓"窄 有源单元型单位单元"。
[0141] 另外，将线状有源单元区域LCa或者线状空穴集电极单元区域LCc、与线状无源单 元区域LCi交替地排列，构成线状单位单元区域IX，该第一实施方式的IE型沟槽栅IGBT为 所谓"交替排列方式"。
[0142] 在线状有源单元区域LCa和线状空穴集电极单元区域LCc内，分别沿着与第一方 向（X方向）正交的第二方向（y方向、长边方向），在其中央部设置有接触槽CT，该接触槽 CT的下端部到达形成于半导体衬底上的P+型本体接触区域PBC。
[0143] 在线状有源单元区域LCa内，在第二方向（y方向、长边方向）上周期性地交替设 置有形成有N+型发射极区域NE的区域、即有源区LCaa以及未形成N +型发射极区域NE的 区域（P型本体区域PB)、即无源区LCai。
[0144] 在线状空穴集电极单元区域LCc内，在第二方向（y方向、长边方向）上周期性地 设置有连结沟槽栅电极（发射极连接部）TGc，该连结沟槽栅电极（发射极连接部）TGc将 第三线状沟槽栅电极TG3与第四线状沟槽栅电极TG4相互连接。而且，在连结沟槽栅电极 (发射极连接部）TGc与接触槽CT (P+型本体接触区域PBC)的交叉部处，第三线状沟槽栅电 极TG3和第四线状沟槽栅电极TG4相互连接，并与发射极电极EE电连接。
[0145] 此外，在该第一实施方式中，线状空穴集电极单元区域LCc的宽度Wc与线状有源 单元区域LCa的宽度Wa相同或者实质上相同，但是这并非是必须的。但是，通过设为相同 或者实质上相同，具有空穴分布变得均匀这种优点。
[0146] 在线状无源单元区域LCi内设置有P型浮置区域PF。在该第一实施方式中，P型 浮置区域PF的深度与形成有第一、第二、第三以及第四线状沟槽栅电极TG1、TG2、TG3以及 TG4的沟槽的下端部相比更深，形成覆盖其下端部的构造。这种构造并非是必须的，但是通 过设为这种结构，具有如下优点：即使将线状无源单元区域LCi的第一方向（X方向）的宽 度Wi设为大于线状有源单元区域LCa的第一方向（X方向）的宽度Wa，也能够容易地维持 耐压。此外，在该第一实施方式中，将线状有源单元区域LCa的第一方向（X方向）的宽度 Wa设为比线状无源单元区域LCi的第一方向（X方向）的宽度Wi窄，但是这并非是必须的， 然而通过设为这种结构，能够提高IE效果。
[0147] 在单元形成区域CR的周边外部以将其包围的方式存在设置有例如P型浮置区域 PFp的部分，该P型浮置区域PFp通过接触槽CT (P+型本体接触区域PBCp)与发射极电极EE 电连接。
[0148] 另外，在单元形成区域CR的周边外部配置有例如栅极布线GL，第一线状沟槽栅电 极TGl和第二线状沟槽栅电极TG2从单元形成区域CR内朝向该栅极布线GL延伸。而且， 第一线状沟槽栅电极TGl和第二线状沟槽栅电极TG2所延伸的部分（即，栅极引出部TGw) 的端部连结沟槽栅电极TGz经由栅极布线-沟槽栅电极连接部GTG而与栅极布线GL电连 接。此外，线状无源单元区域LCi与单元形成区域CR的周边外部之间通过端部沟槽栅电极 TGp划分。
[0149] 接着，使用图3说明沿着图2的A-A线的截面构造。
[0150] 如图3所示，N型漂移区域ND占据半导体衬底SS的主要部分，在半导体衬底SS 的背面（第二主面、下表面）Sb侧，从接近N型漂移区域ND -侧起设置有N型场截止区域 Ns和P+型集电极区域PC。并且，在半导体衬底SS的背面Sb设置有与P +型集电极区域PC 电连接的集电极CE。
[0151] 另一方面，在半导体衬底SS的表面（第一主面、上表面）Sa侧的大致整面（单元 形成区域CR的大致整面）上设置有P型本体区域PB。
[0152] 在线状有源单元区域LCa与线状无源单元区域LCi的边界部中的半导体衬底SS 的表面Sa侧设置有第一沟槽Tl和第二沟槽T2,在各沟槽的内部隔着栅极绝缘膜GI设置有 第一线状沟槽栅电极TGl和第二线状沟槽栅电极TG2。
[0153] 第一线状沟槽栅电极TGl和第二线状沟槽栅电极TG2与栅电极（上述图1示出的 栅电极GE)电连接。另外，第一线状沟槽栅电极TGl被埋入到形成于半导体衬底SS上的第 一沟槽Tl的从下端部至上部的范围。同样地，第二线状沟槽栅电极TG2被埋入到形成于半 导体衬底SS上的第二沟槽T2的从下端部至上部的范围。
[0154] 另一方面，在线状空穴集电极单元区域LCc与线状无源单元区域LCi的边界部中 的半导体衬底SS的表面Sa侧设置有第三沟槽Τ3和第四沟槽Τ4,在各沟槽的内部隔着栅极 绝缘膜GI而设置有第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4。
[0155] 第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE电连接。另 外，第三线状沟槽栅电极TG3被埋入到形成于半导体衬底SS上的第三沟槽Τ3的底部，其上 表面位于比第一线状沟槽栅电极TGl的上表面和第二线状沟槽栅电极TG2的上表面低的位 置，并且，位于比P型本体区域PB的底面低的位置。同样地，第四线状沟槽栅电极TG4被埋 入到形成于半导体衬底SS上的第四沟槽T4的底部，其上表面位于比第一线状沟槽栅电极 TGl的上表面和第二线状沟槽栅电极TG2的上表面低的位置，并且，位于比P型本体区域PB 的底面低的位置。
[0156] 在线状有源单元区域LCa中，在半导体衬底SS的表面Sa侧设置有N+型发射极区 域NE，在接触槽CT的下端部处设置有P+型本体接触区域PBC。在该P +型本体接触区域PBC 之下设置有P+型锁定防止区域PLP，在P +型锁定防止区域PLP之下设置有N型空穴势皇区 域NHB。此外，线状空穴集电极单元区域LCc中的杂质掺杂构造除了未设置N+型发射极区 域NE以外与线状有源单元区域LCa相同。
[0157] 在线状无源单元区域LCi内，在半导体衬底SS的表面Sa侧在P型本体区域PB之 下设置有例如比第一、第二、第三以及第四沟槽Tl、T2、T3以及T4深的P型浮置区域PF。
[0158] 如上所述，在该第一实施方式中，在线状空穴集电极单元区域LCc内，也与线状有 源单元区域LCa同样地，设置有N型空穴势皇区域NHB和P+型锁定防止区域PLP等，但是 这并非是必须的。但是，通过设置这些区域，能够保持整体的空穴流动的平衡。
[0159] 在半导体衬底SS的表面Sa上的大致整面上形成有由例如氧化硅等构成的层间绝 缘膜IL。在层间绝缘膜IL上设置有例如由以铝为主要构成要素的金属膜构成的发射极电 极EE，该发射极电极EE经由接触槽CT而与N+型发射极区域NE和P +型本体接触区域PBC 相连接。
[0160] 在发射极电极EE上还形成有由例如聚酰亚胺类的有机绝缘膜等构成的最终钝化 膜 FPF。
[0161] 接着，使用图4说明沿着图2的B-B线的截面构造。
[0162] 如图4所示，在该截面中，在线状有源单元区域LCa内也没有设置N+型发射极区 域NE，因此在附图中，线状有源单元区域LCa与线状空穴集电极单元区域LCc相同。其它 部分的构造与在上述图3中说明的构造相同。当然，与上述图3同样地，第一线状沟槽栅电 极TGl和第二线状沟槽栅电极TG2与栅电极（上述图1示出的栅电极GE)电连接，第三线 状沟槽栅电极TG3和第四线状沟槽栅电极TG4与发射极电极EE电连接这一点不同。
[0163] 接着，使用图5说明沿着图2的C-C线的截面构造。
[0164] 如图5所示，除了线状空穴集电极单元区域LCc以外的构造与在上述图4中说明 的构造相同。线状空穴集电极单元区域LCc的部分成为大致仅由连结沟槽栅电极TGc (发 射极连接部）占有的构造。
[0165] 此外，在该第一实施方式中，具体地说明了具有"窄有源单元型单位单元"的IE型 沟槽栅IGBT，但是并不限定于此，当然也能够应用于具有"非窄有源单元型单位单元"的IE 型沟槽栅IGBT。
[0166] 另外，在该第一实施方式中，具体地说明了具有"交替排列方式"的IE型沟槽栅 IGBT，但是并不限定于此，当然也能够应用于具有"非交替排列方式"的IE型沟槽栅IGBT。
[0167] 在此，为了更具体地例示IE型沟槽栅IGBT的构造，示出IE型沟槽栅IGBT的各部 分（参照图1~图5)的主要尺寸的一例。
[0168] 线状有源单元区域LCa的宽度Wa为1.3 μπι左右，线状无源单元区域LCi的宽度 Wi为3. 3 μ m左右。在此，期望线状有源单元区域LCa的宽度Wa比线状无源单元区域LCi 的宽度Wi窄，Wi/Wa的值特别优选为例如在2~3的范围内。
[0169] 另外，接触槽CT的宽度为0.3 μπι左右。第一、第二、第三以及第四沟槽T1、T2、T3 以及Τ4的宽度为0.7 μπι左右（特别优选为0.8 μπι以下），它们的深度为3 μπι左右。从 半导体衬底SS的表面Sa起的N+型发射极区域NE的深度为0. 25 μ m左右，P型本体区域 PB (沟道区域）的深度为0. 8 μ m左右，P+型锁定防止区域PLP的深度为1. 4 μ m左右，P型 浮置区域PF的深度为4. 5 μ m左右。从半导体衬底SS的背面Sb起的N型场截止区域Ns 的深度为2. 0 μ m左右，P+型集电极区域PC的深度为0. 5 μ m左右。
[0170] 另外，半导体衬底SS的厚度为70 μπι左右（在此，表示耐压600V左右的示例）。此 外，半导体衬底SS的厚度强烈依赖于所要求的耐压。因而，在耐压1200V时，例如为120 μ m 左右，在耐压400V时，例如为40 μ m左右。
[0171] 此外，在以下示例中，对应的部分的尺寸与在此示出的部分的尺寸大致相同，因此 不重复说明。
[0172] 《IE型沟槽栅IGBT的效果》
[0173] I. IE型沟槽栅IGBT的栅极电容
[0174] 作为进一步提高IE型沟槽栅IGBT的导通电压性能的方法，使单元收缩而加强IE 效果是有效的。但是，当单纯地使单元收缩时，由于随着沟槽密度增加而引起的栅极电容的 增大，招致开关损失的恶化。因此，本申请发明人研究了能够降低栅极电容的各种IE型沟 槽栅IGBT的构造。
[0175] 首先，在说明该第一实施方式的IE型沟槽栅IGBT的效果之前，作为比较例，使用 图6简单地说明在该第一实施方式之前本申请发明人所研究的IE型沟槽栅IGBT的构造。 图6是说明作为比较例而示出的本申请发明人所研究的IE型沟槽栅IGBT的构造的概要 图。
[0176] 在比较例的IE型沟槽栅IGBT中，与该第一实施方式同样地，构成为将线状有源单 元区域LCa例如每隔一个地替换为线状空穴集电极单元区域LCc (即，以FET (Field Effect Transistor :场效应晶体管）部分不会作为FET而动作的方式去除了 N+型发射极区域 NE(FET的源极）的虚拟线状有源单元区域）。
[0177] 而且，在形成于线状有源单元区域LCa两侧的沟槽TR内，从沟槽TR的下端部至上 部为止埋入沟槽栅电极TGG，将该沟槽栅电极TGG与栅电极（上述图1示出的栅电极GE)电 连接。另外，在形成于线状空穴集电极单元区域LCc两侧的沟槽TR内，从沟槽TR的下端部 至上部为止埋入沟槽栅电极TGE，将该沟槽栅电极TGE与发射极电极电连接。
[0178] 另外，在该比较例的IE型沟槽栅IGBT中，形成有寄生PMOS晶体管。即，形成有如 下寄生PMOS晶体管，其将P型浮置区域PF设为源极"S"、将N漂移区域ND和N型空穴势 皇区域NHB设为沟道"CH"、将P+型锁定防止区域PLP和P +型本体接触区域PBC设为漏极 "D"、将形成于线状空穴集电极单元区域LCc两侧的沟槽栅电极TGE设为栅极"E"。此外，将 形成于线状空穴集电极单元区域LCc两侧的沟槽栅电极TGE记载为栅极"E"，将形成于线状 有源单元区域LCa两侧的沟槽栅电极TGG设为栅极"G"，对两者进行区分。
[0179] 因而，在该比较例的IE型沟槽栅IGBT中，当将空穴注入到P型浮置区域PF时，寄 生PMOS晶体管的源极"S"的电位升高，在寄生PMOS晶体管的栅极"E"与源极"S"之间产 生负的电位差。其结果，寄生PMOS晶体管导通，注入到P型浮置区域PF的空穴被向寄生 MOSFET的漏极"D"排出。
[0180] 这样，在比较例的IE型沟槽栅IGBT中，注入到P型浮置区域PF的空穴从P型浮 置区域PF排出，由此在开关动作时的过渡状态下，具有难以在P型浮置区域PF内残留并积 累过剩的空穴这种特征。由此，能够抑制过渡状态下的P型浮置区域PF的无法控制的电位 变动，因此低噪声性能优异。
[0181] 然而，在比较例的IE型沟槽栅IGBT中，进一步研究了单元收缩，结果是，明确了虽 然栅极-集电极之间的电容（反馈电容）能够降低，但是栅极-发射极之间的电容（输入 电容）无法降低。栅极-集电极之间的电容主要对开关截止损失带来影响，栅极-发射极 之间电容主要对开关导通损失带来影响。即，即使进一步进行单元收缩，在栅极-发射极之 间的电容无法降低的情况下，也会产生开关导通损失的劣化。
[0182] 因此，在该第一实施方式中，如上述图3和上述图4所示，对在形成于线状空穴集 电极单元区域LCc两侧的第三沟槽T3及第四沟槽T4各自的内部形成的第三线状沟槽栅电 极TG3以及第四线状沟槽栅电极TG4的从下端部起的高度进行了调整。
[0183] 即，将第三线状沟槽栅电极TG3的上表面设为低于第一线状沟槽栅电极TGl的上 表面和第二线状沟槽栅电极TG2的上表面，并且，设为低于P型本体区域PB的底面。同样 地，将第四线状沟槽栅电极TG4的上表面设为低于第一线状沟槽栅电极TGl的上表面和第 二线状沟槽栅电极TG2的上表面，并且，设为低于P型本体区域PB的底面。
[0184] 由此，能够减小第三线状沟槽栅电极TG3和第四线状沟槽栅电极TG4对输入电容 作出贡献的面积，因此能够降低输入电容。但是，从第三沟槽的下端部至第三线状沟槽栅电 极TG3的上表面为止的高度以及从第四沟槽的下端部至第四线状沟槽栅电极TG4的上表面 为止的高度需要是能够提供使寄生PMOS晶体管导通的发