上述第三沟槽侧 的区域内俯视观察时与上述第三沟槽重叠，具有上述第五深度，
[0338] 并且，上述第二线状沟槽栅电极和上述第三线状沟槽栅电极的上表面位于比上述 第一线状沟槽栅电极的上表面低的位置。
[0339] [附记 2]
[0340] 一种半导体器件，具备IE型沟槽IGBT，该半导体器件具备：
[0341] (a)半导体衬底，其具有第一主面以及与上述第一主面为相反侧的第二主面；
[0342] (b)集电极区域，其形成于上述半导体衬底内，具有第一导电型；
[0343] (c)漂移区域，其形成于上述集电极区域上的上述半导体衬底内，具有与上述第一 导电型不同的第二导电型；
[0344] (d)多个线状单位单元区域，其在上述漂移区域上的上述半导体衬底内沿着第一 方向形成；
[0345] (e)设置于上述第一主面侧的栅电极；
[0346] (f)设置于上述第一主面侧的发射极电极；以及
[0347] (g)设置于上述第二主面侧的集电极，
[0348] 在此，上述线状单位单元区域具有：
[0349] (dl)第一沟槽和第二沟槽，其形成为夹持上述线状单位单元区域的上述第一方向 上的两侧，从上述第一主面起具有第一深度；
[0350] (d2)第一线状沟槽栅电极和第二线状沟槽栅电极，其与上述栅电极电连接，形成 于上述第一沟槽和上述第二沟槽各自的内部；
[0351] (d3)多个第三沟槽，其在上述第一沟槽与上述第二沟槽之间以相互分离的方式形 成，具有上述第一深度；
[0352] (d4)多个第三线状沟槽栅电极，其与上述发射极电极电连接，形成于上述多个第 三沟槽各自的内部；
[0353] (d5)第一发射极区域和第二发射极区域，其形成为从上述第一主面起具有第二深 度，分别与上述第一沟槽和上述第二沟槽接触；以及
[0354] (d6)上述第一导电型的第一主体区域及第二主体区域，其从上述第一主面起具有 比上述第二深度深的第三深度，分别形成于上述第一发射极区域下方和上述第二发射极区 域下方，
[0355] 并且，上述第一线状沟槽栅电极和上述第二线状沟槽栅电极的上表面位于比上述 多个第三线状沟槽栅电极的上表面低的位置。
【主权项】
1. 一种半导体器件，具备IE型沟槽IGBT，所述半导体器件包括： (a) 半导体衬底，其具有第一主面以及与所述第一主面为相反侧的第二主面； (b) 集电极区域，其形成于所述半导体衬底内，具有第一导电型； (c) 漂移区域，其形成于所述集电极区域上的所述半导体衬底内，具有与所述第一导电 型不同的第二导电型； (d) 多个线状单位单元区域，其在所述漂移区域上的所述半导体衬底内沿着第一方向 形成，包括第一线状单位单元区域和第二线状单位单元区域； (e) 设置于所述第一主面侧的栅电极； (f) 设置于所述第一主面侧的发射极电极；以及 (g) 设置于所述第二主面侧的集电极， 在此，所述第一线状单位单元区域具有： (xl)线状有源单元区域，其设置于从所述第一主面到内部的范围； (x2)第一沟槽和第二沟槽，其形成为夹持所述线状有源单元区域的所述第一方向上的 两侧，从所述第一主面起具有第一深度； (x3)第一线状沟槽栅电极和第二线状沟槽栅电极，其与所述栅电极电连接，形成于所 述第一沟槽和所述第二沟槽各自的内部； (x4)所述第二导电型的发射极区域，其从所述第一主面起具有第二深度，形成于所述 线状有源单元区域； (x5)所述第一导电型的本体区域，其从所述第一主面起具有比所述第二深度深的第三 深度，形成于所述线状有源单元区域的所述发射极区域下方； (x6)线状无源单元区域，其隔着所述第一沟槽和所述第二沟槽设置于所述线状有源单 元区域的所述第一方向上的两侧；以及 (x7)所述第一导电型的浮置区域，其从所述第一主面起具有第四深度，形成于所述线 状无源单元区域， 并且，所述第二线状单位单元区域具有： (yl)线状空穴集电极单元区域，其设置于从所述第一主面到内部的范围； (y2)第三沟槽和第四沟槽，其形成为夹持所述线状空穴集电极单元区域的所述第一方 向上的两侧，从所述第一主面起具有所述第一深度； (y3)第三线状沟槽栅电极和第四线状沟槽栅电极，其与所述发射极电极电连接，形成 于所述第三沟槽和所述第四沟槽各自的内部； (y4)所述本体区域，其从所述第一主面起具有所述第三深度，形成于所述线状空穴集 电极单元区域； (y5)所述线状无源单元区域，其隔着所述第三沟槽和所述第四沟槽设置于所述线状空 穴集电极单元区域的所述第一方向上的两侧；以及 (y6)所述浮置区域，其从所述第一主面起具有所述第四深度，形成于所述线状无源单 元区域， 并且，所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比 所述第一线状沟槽栅电极的上表面和所述第二线状沟槽栅电极的上表面低的位置。2. 根据权利要求1所述的半导体器件，其特征在于， 所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比所述 本体区域的所述第三深度低的位置。3. 根据权利要求1所述的半导体器件，其特征在于， 所述第一线状单位单元区域还具有形成于所述第一沟槽的内壁和所述第二沟槽的内 壁上的第一栅极绝缘膜， 所述第一栅极绝缘膜的所述线状无源单元区域侧的厚度比所述第一栅极绝缘膜的所 述线状有源单元区域侧的厚度厚， 所述第二线状单位单元区域还具有形成于所述第三沟槽的内壁和所述第四沟槽的内 壁上的第二栅极绝缘膜， 所述第二栅极绝缘膜的所述线状无源单元区域侧的厚度比所述第二栅极绝缘膜的所 述线状空穴集电极单元区域侧的厚度厚。4. 根据权利要求1所述的半导体器件，其特征在于， 所述第一线状单位单元区域还具有在所述线状有源单元区域内形成于所述本体区域 下方的所述第二导电型的空穴势皇区域， 所述空穴势皇区域的杂质浓度比所述漂移区域的杂质浓度高，比所述发射极区域的杂 质浓度低。5. 根据权利要求4所述的半导体器件，其特征在于， 所述第二线状单位单元区域还具有在所述线状空穴集电极单元区域内形成于所述本 体区域下方的所述第二导电型的所述空穴势皇区域。6. 根据权利要求5所述的半导体器件，其特征在于， 所述第二线状单位单元区域还具有所述第二导电型的连接区域，该连接区域在所述线 状空穴集电极单元区域内形成于所述空穴势皇区域下方，与设置于所述线状空穴集电极单 元区域的所述第一方向上的两侧的所述线状无源单元区域相连。7. 根据权利要求1所述的半导体器件，其特征在于， 所述第一线状单位单元区域还具有： 第一线状虚设沟槽栅电极，其在所述第一沟槽内隔着第一绝缘膜而形成于所述第一线 状沟槽栅电极下方；以及 第二线状虚设沟槽栅电极，其在所述第二沟槽内隔着第二绝缘膜而形成于所述第二线 状沟槽栅电极下方。8. 根据权利要求7所述的半导体器件，其特征在于， 在所述第一线状沟槽栅电极与所述第一沟槽的内壁之间形成的第一栅极绝缘膜的厚 度比在所述第一线状虚设沟槽栅电极与所述第一沟槽的内壁之间形成的第一虚设绝缘膜 的厚度薄， 在所述第二线状沟槽栅电极与所述第二沟槽的内壁之间形成的第二栅极绝缘膜的厚 度比在所述第二线状虚设沟槽栅电极与所述第二沟槽的内壁之间形成的第二虚设绝缘膜 的厚度薄。9. 根据权利要求7所述的半导体器件，其特征在于， 所述第二线状单位单元区域还具有： 第三线状虚设沟槽栅电极，其在所述第三沟槽内隔着第三绝缘膜而形成于所述第三线 状沟槽栅电极下方；以及 第四线状虚设沟槽栅电极，其在所述第四沟槽内隔着第四绝缘膜而形成于所述第四线 状沟槽栅电极下方。10. 根据权利要求9所述的半导体器件，其特征在于， 在所述第三线状沟槽栅电极与所述第三沟槽的内壁之间形成的第三栅极绝缘膜的厚 度比在所述第三线状虚设沟槽栅电极与所述第三沟槽的内壁之间形成的第三虚设绝缘膜 的厚度薄， 在所述第四线状沟槽栅电极与所述第四沟槽的内壁之间形成的第四栅极绝缘膜的厚 度比在所述第四线状虚设沟槽栅电极与所述第四沟槽的内壁之间形成的第四虚设绝缘膜 的厚度薄。11. 根据权利要求1所述的半导体器件，其特征在于， 所述浮置区域的所述第四深度比所述第一沟槽和所述第二沟槽的所述第一深度深。12. -种半导体器件，具备IE型沟槽IGBT，所述半导体器件包括： (a) 半导体衬底，其具有第一主面以及与所述第一主面为相反侧的第二主面； (b) 集电极区域，其形成于所述半导体衬底内，具有第一导电型； (c) 漂移区域，其形成于所述集电极区域上的所述半导体衬底内，具有与所述第一导电 型不同的第二导电型； (d) 多个线状单位单元区域，其在所述漂移区域上的所述半导体衬底内沿着第一方向 形成； (e) 设置于所述第一主面侧的栅电极； (f) 设置于所述第一主面侧的发射极电极；以及 (g) 设置于所述第二主面侧的集电极， 在此，所述线状单位单元区域具有： (dl)线状混合单元区域，其设置于从所述第一主面到内部的范围； (d2)第一线状混合子单元区域和第二线状混合子单元区域，其在所述第一方向上对称 地设置于所述线状混合单元区域； (d3)第一沟槽，其以从所述第一主面起具有第一深度的方式形成于所述第一线状混合 子单元区域与所述第二线状混合子单元区域的边界处； (d4)第一线状沟槽栅电极，其与所述栅电极电连接，形成于所述第一沟槽的内部； (d5)第二沟槽和第三沟槽，其形成为夹持所述线状混合单元区域的所述第一方向上的 两侧，从所述第一主面起具有所述第一深度； (d6)第二线状沟槽栅电极和第三线状沟槽栅电极，其与所述发射极电极电连接，形成 于所述第二沟槽和所述第三沟槽各自的内部； (d7)所述第二导电型的发射极区域，其形成为从所述第一主面起具有第二深度，在所 述线状混合单元区域的中央部与所述第一沟槽接触； (d8)所述第一导电型的本体区域，其从所述第一主面起具有比所述第二深度深的第三 深度，形成于所述发射极区域下方； (d9)线状无源单元区域，其隔着所述第二沟槽和所述第三沟槽设置于所述线状混合单 元区域的所述第一方向上的两侧；以及 (dlO)所述第一导电型的浮置区域，其从所述第一主面起具有第四深度且形成于所述 线状无源单元区域， 并且，所述第二线状沟槽栅电极的上表面及所述第三线状沟槽栅电极的上表面位于比 所述第一线状沟槽栅电极的上表面低的位置。13. 根据权利要求12所述的半导体器件，其特征在于， 所述第二线状沟槽栅电极的上表面及所述第三线状沟槽栅电极的上表面位于比所述 本体区域的所述第三深度低的位置。14. 根据权利要求12所述的半导体器件，其特征在于， 线状混合单元区域还具有所述第二导电型的空穴势皇区域，该空穴势皇区域在所述第 一线状混合子单元区域和所述第二线状混合子单元区域内形成于所述本体区域下方， 所述空穴势皇区域的杂质浓度比所述漂移区域的杂质浓度高，比所述发射极区域的杂 质浓度低。15. 根据权利要求12所述的半导体器件，其特征在于， 所述浮置区域的所述第四深度比所述第一沟槽和所述第二沟槽的所述第一深度深。16. -种半导体器件，具备IE型沟槽IGBT，所述半导体器件包括： (a) 半导体衬底，其具有第一主面以及与所述第一主面为相反侧的第二主面； (b) 集电极区域，其形成于所述半导体衬底内，具有第一导电型； (c) 漂移区域，其形成于所述集电极区域上的所述半导体衬底内，具有与所述第一导电 型不同的第二导电型； (d) 多个线状单位单元区域，其在所述漂移区域上的所述半导体衬底内沿着第一方向 形成，包括第一线状单位单元区域和第二线状单位单元区域； (e) 设置于所述第一主面侧的栅电极； (f) 设置于所述第一主面侧的发射极电极；以及 (g) 设置于所述第二主面侧的集电极， 在此，所述第一线状单位单元区域具有： (xl)线状有源单元区域，其设置于从所述第一主面到内部的范围； (x2)第一沟槽和第二沟槽，其形成为夹持所述线状有源单元区域的所述第一方向上的 两侧，从所述第一主面起具有第一深度； (x3)第一线状沟槽栅电极和第二线状沟槽栅电极，其与所述栅电极电连接，形成于所 述第一沟槽和所述第二沟槽各自的内部； (x4)所述第二导电型的发射极区域，其从所述第一主面起具有第二深度，形成于所述 线状有源单元区域； (x5)所述第一导电型的本体区域，其从所述第一主面起具有比所述第二深度深的第三 深度，形成于所述线状有源单元区域的所述发射极区域下方； (x6)线状无源单元区域，其隔着所述第一沟槽和所述第二沟槽设置于所述线状有源单 元区域的所述第一方向上的两侧； (x7)所述第一导电型的浮置区域，其从所述第一主面起具有第四深度，形成于所述线 状无源单元区域；以及 (x8)第一接触槽，其具有比所述第一沟槽与所述第二沟槽的间隔小的宽度，并且从所 述第一主面起具有比所述第三深度浅的第五深度并形成于所述线状有源单元区域，埋入有 所述发射极电极， 并且，所述第二线状单位单元区域具有： (yl)线状空穴集电极单元区域，其设置于从所述第一主面到内部的范围； (y2)第三沟槽和第四沟槽，其形成为夹持所述线状空穴集电极单元区域的所述第一方 向上的两侧，从所述第一主面起具有所述第一深度； (y3)第三线状沟槽栅电极和第四线状沟槽栅电极，其与所述发射极电极电连接，形成 于所述第三沟槽和所述第四沟槽各自的内部； (y4)所述线状无源单元区域，其隔着所述第三沟槽和所述第四沟槽设置于所述线状空 穴集电极单元区域的所述第一方向上的两侧； (y5)所述浮置区域，其从所述第一主面起具有所述第四深度，形成于所述线状无源单 元区域；以及 (y6)第二接触槽，其从所述第一主面起具有所述第五深度且形成于所述线状空穴集电 极单元区域，埋入有所述发射极电极， 并且，所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比 所述第一线状沟槽栅电极的上表面及所述第二线状沟槽栅电极的上表面低的位置， 所述第一接触槽的所述第一方向上的宽度与所述第二接触槽的所述第一方向上的宽 度相互不同。17. 根据权利要求16所述的半导体器件，其特征在于， 所述第二接触槽的所述第一方向上的宽度大于所述第一接触槽的所述第一方向上的 宽度。18. 根据权利要求16所述的半导体器件，其特征在于， 所述第三沟槽与所述第四沟槽的间隔比所述第一沟槽与所述第二沟槽的间隔窄。19. 根据权利要求16所述的半导体器件，其特征在于， 所述第二接触槽的所述第一方向上的宽度大于所述第一接触槽的所述第一方向上的 宽度，并且所述第三沟槽与所述第四沟槽的间隔比所述第一沟槽与所述第二沟槽的间隔 窄。20. 根据权利要求16所述的半导体器件，其特征在于， 所述第二接触槽在俯视观察时与所述第三沟槽、所述第四沟槽或者所述第三沟槽及所 述第四沟槽重叠。
【专利摘要】本发明提供一种半导体器件，抑制IE型沟槽栅IGBT的伴随单元收缩产生的栅极电容的增加，防止开关损失的劣化。单元形成区域由线状有源单元区域(LCa)、线状空穴集电极单元区域(LCc)以及它们之间的线状无源单元区域(LCi)构成。而且，使夹持线状空穴集电极单元区域(LCc)的两侧而形成并与发射极电极(EE)电连接的第三及第四线状沟槽栅电极(TG3、TG4)的上表面，比夹持线状有源单元区域(LCa)的两侧而形成并与栅电极电连接的第一及第二线状沟槽栅电极(TG1、TG2)的上表面低。
【IPC分类】H01L29/08, H01L29/10, H01L29/06, H01L29/739, H01L21/331
【公开号】CN105097894
【申请号】CN201510263945
【发明人】松浦仁
【申请人】瑞萨电子株式会社
【公开日】2015年11月25日
【申请日】2015年5月21日
【公告号】EP2953166A1, US20150340480