杂区105和第二掺杂区106的掺杂类型可以相同也可以相反，所述第一掺杂区105和第二掺杂区106的掺杂类型为N型掺杂或P型掺杂，其中，N型掺杂的掺杂离子为P、As或Sb，P型掺杂的掺杂离子为B、Ga或In。当第一区域I为待形成核心NMOS器件的区域时，所述第一掺杂区105的掺杂类型为N型掺杂；当第一区域I为待形成核心PMOS器件的区域时，所述第一掺杂区105的掺杂类型为P型掺杂；当第二区域II为待形成输入/输出NMOS器件的区域时，所述第二掺杂区106的掺杂类型为N型掺杂；当第二区域II为待形成输入/输出PMOS器件的区域时，所述第二掺杂区106的掺杂类型为P型掺杂。
[0065]本实施例中，为了提高半导体器件的载流子迁移率，在第一掺杂区105内形成第一应力层，在第二掺杂区106内形成第二应力层。
[0066]所述第一掺杂区105的掺杂类型为N型掺杂时，所述第一应力层的材料为SiC或SiCP，所述第一应力层为第一区域I沟道区施加拉应力作用，提高第一区域I载流子迁移率；所述第一掺杂区105的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第一应力层为第一区域I沟道区施加压应力作用，提高第一区域I载流子迁移率。
[0067]所述第二掺杂区106的掺杂类型为N型掺杂时，所述第二应力层的材料为SiC或SiCP，所述第二应力层为第二区域II沟道区施加拉应力作用，提高第二区域II载流子迁移率；所述第二掺杂区106的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层为第二区域II沟道区施加压应力作用，提高第二区域II载流子迁移率。
[0068]本实施例中，所述第一掺杂区105的掺杂类型为N型掺杂，第一应力层的材料为SiC，其中，碳原子的原子百分比为0.1%至10%;所述第二掺杂区106的掺杂类型为P型掺杂，所述第二应力层的材料为SiGe，其中，锗原子的原子百分比为10%至50%。
[0069]作为一个具体实施例，形成第一应力层的工艺步骤包括:形成覆盖于第二区域II衬底100和第二伪栅结构的掩膜层；以所述掩膜层为掩膜，刻蚀去除第一伪栅结构两侧的部分厚度的衬底100，在所述第一区域I衬底100内形成凹槽，所述凹槽的形状为方形、U形或Sigma形；采用选择性外延工艺，形成填充满所述凹槽的第一应力层，所述第一应力层表面与第一区域I衬底100表面齐平或高于第一区域I衬底100表面，所述第一应力层的材料为SiC或SiCP ;去除所述掩膜层。
[0070]作为一个具体实施例，第一应力层的材料为SiC，采用选择性外延工艺形成第一应力层的工艺参数为:反应气体包括娃源气体和碳源气体，娃源气体为SiH4或SiH2Cl2,碳源气体为C2H4X3H8或C2H6,反应气体还包括HCl和H2,其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm, HCl流量为5sccm至500sccm, H2流量为100sccm至50000sccm,外延温度450度至600度，反应腔室压强I托至500托。
[0071]在形成第一掺杂区105和第二掺杂区106后，还包括步骤:对所述第一掺杂区105和第二掺杂区106进行热处理，使第一掺杂区105和第二掺杂区106中的掺杂离子进行再分布，激活第一掺杂区105和第二掺杂区106内的掺杂离子，并且修复形成第一掺杂区105和第二掺杂区106的工艺对衬底100造成的晶格损伤。
[0072]请参考图6，在所述第一区域I和第二区域II衬底100表面形成层间介质层107，且所述层间介质层107顶部与第一伪栅结构和第二伪栅结构顶部齐平。
[0073]本实施例中，由于第一伪栅结构侧壁形成有第一侧墙103，第二伪栅结构侧壁形成有第二侧墙104，因此所述层间介质层107还位于第一侧墙103和第二侧墙104侧壁表面。
[0074]所述层间介质层107的材料为氧化硅、含碳氧化物或氮氧化硅。
[0075]所述层间介质层107的形成方法为化学气相沉积法、原子层沉积法或物理气相沉积等。采用化学机械研磨(CMP)方法研磨层间介质层107至露出第一伪栅结构和第二伪栅结构顶部表面。
[0076]本实施例中，所述层间介质层107的材料为氧化硅，形成所述层间介质层107的方法为化学气相沉积法。
[0077]本实施例中，在形成层间介质层107之前，还包括步骤:在所述第一区域I和第二区域II衬底100表面、第一伪栅结构侧壁表面和第二伪栅结构侧壁表面形成接触刻蚀停止层117，在后续刻蚀层间介质层107以暴露出第一掺杂区105和第二掺杂区106表面时，所述接触刻蚀停止层117起到刻蚀停止作用，防止刻蚀工艺对第一掺杂区105和第二掺杂区106造成不必要的刻蚀。
[0078]请参考图7，去除所述第一伪栅结构和第二伪栅结构直至暴露出衬底100表面，在第一区域I层间介质层107内形成第一凹槽108，在第二区域II层间介质层107内形成第二凹槽109。
[0079]本实施例中，采用干法刻蚀工艺刻蚀去除第一伪栅导电层112(请参考图6)和第二伪栅导电层122 (请参考图6);采用湿法刻蚀工艺刻蚀去除第一伪栅介质层111 (请参考图6)和第二伪栅介质层121 (请参考图6)。
[0080]作为一个具体实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为:刻蚀气体为HBr、02、Cl2和He，刻蚀反应腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm, O2 流量为 2sccm 至 20sccm, Cl2 流量为 1sccm 至 300sccm, He 流量为 50sccm 至500sccmo
[0081]由于第一伪栅介质层111和第二伪栅介质层121的材料与第一伪栅导电层112和第二伪栅导电层122的材料类型区别较大，干法刻蚀工艺对第一伪栅导电层112和第二伪栅导电层122的刻蚀速率远大于对第一伪栅介质层111和第二伪栅介质层121的刻蚀速率，因此，所述第一伪栅介质层111和第二伪栅介质层121为干法刻蚀工艺的刻蚀停止层，防止干法刻蚀工艺对衬底100造成刻蚀。
[0082]由于本实施例第一伪栅介质层111和第二伪栅介质层121是经由化学气相沉积工艺形成的，湿法刻蚀工艺对化学气相沉积工艺形成的氧化硅的刻蚀速率较大，因此，刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺难度较低。
[0083]作为一个具体实施例,所述湿法刻蚀工艺的刻蚀液体为氣氟酸溶液,其中，氣氟酸和去离子水的体积比为1:300至1:700。
[0084]同时，由于第一侧墙103和第二侧墙104的存在，避免了干法刻蚀工艺或湿法刻蚀工艺对层间介质层107的侧壁(所述侧壁指的是，层间介质层107靠近第一侧墙103或第二侧墙104的侧壁)造成刻蚀，使形成的第一凹槽108的尺寸与第一伪栅介质层111的尺寸保持一致，第二凹槽109的尺寸与第二伪栅介质层121的尺寸保持一致，从而使后续形成的第一栅介质层和第二栅介质层的尺寸符合设计标准，避免后续形成的第一栅介质层和第二栅介质层发生尺寸偏离问题。
[0085]请参考图8，形成覆盖于所述第一区域I的光刻胶层140 ；以所述光刻胶层140为掩膜，对所述第二凹槽109底部的衬底100进行掺杂处理130，提高氧化工艺氧化第二凹槽109底部衬底100的氧化速率。
[0086]所述光刻胶层140防止对第一凹槽108 (请参考图7)进行掺杂处理130。
[0087]由于第一区域I为待形成核心器件的区域，第二区域II为待形成输入/输出器件的区域，核心器件的工作电压远大于输入/输出器件的工作电压，为了防止发生电压击穿的问题，工作电压越大相应的栅介质层的厚度越厚，因此后续在第二区域II形成的第二栅介质层的厚度大于在第一区域I形成的第一栅介质层的厚度。
[0088]本实施例中，对第二凹槽109底部的衬底100进行掺杂处理130后，提高氧化工艺氧化第二凹槽109底部衬底100的氧化速率，使得后续进行氧化工艺形成第一栅介质层和第二栅介质层时，位于第二凹槽109底部的第二栅介质层厚度大于位于第一凹槽108底部的第一栅介质层厚度，从而满足输入/输出器件的第二栅介质层厚度大于核心器件的第一栅介质层厚度的要求。
[0089]所述掺杂处理130的掺杂离子为卤族离子，所述卤族离子起到催化剂的作用，提高后续氧化工艺对第二凹槽109底部衬底100的氧化速率。具体的，所述掺杂处理130的掺杂离子为氯离子(Cl)、氟离子(F)或溴离子(Br)。
[0090]本实施例中，采用离子注入工艺进行所述掺杂处理130。
[0091]若离子注入工艺的注入能量过大，会导致注入离子的深度过深，后续容易造成第二凹槽109底部衬底100被氧化的过多，导致后续形成的第二栅介质层厚度