新的Si衬底上，然后剥离，退火；需要说明的是，本领域技术人员应该理解，可通过控制注入的Η离子的能量来调节剥离位置，在此不再予以详述。
[0035]1.3SS0I 衬底形成。
[0036]通过选择性腐蚀技术或化学机械抛光技术将残留的弛豫Sh xGeJl和部分应变Si层刻蚀掉，保留所需厚度的应变Si层101，得到SS0I衬底。该SS0I衬底从上而下依次包括顶层应变Si层101、氧化层102及底层Si层103。
[0037]该SS0I衬底101的晶向可以是(100)或者(110)或者(111)，此处不做任何限制，另外，该SS0I衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014?1017cm 3ο如图2a所示，SSOI衬底包括顶层应变Si 101、氧化物埋层102例如二氧化硅层埋层，以及底层硅103。其中，顶层应变Si 101的厚度例如为10?20nm。
[0038]2、浅沟槽隔离形成，如图2b所示。
[0039]2.1在SS0I衬底上形成第一保护层。
[0040]首先利用化学气相沉积(Chemical Vapor Deposit1n，简称CVD)的方法，在SSOI衬底101上连续生长两层材料，第一层可以是厚度在2?5nm的二氧化硅(Si02)层，第二层可以是厚度在10?30nm的氮化娃(Si3N4)层。
[0041]2.2光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅(Si3N4)层，形成隔离区图形，再采用干法刻蚀，形成例如深8?16nm的隔离区201 ;
2.3填充浅槽隔离区
采用CVD方法在750°C下，淀积8?16nm 二氧化硅(Si02)材料，将沟槽填满。可以理解的是，该二氧化硅(Si02)材料主要用于进行隔离，其可以由未掺杂多晶硅等其他材料替代，此处不做任何限制。
[0042]2.4平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化娃(Si02)层，使表面平整。
[0043]3、形成低掺杂漏区，如图2c所示。
[0044]光刻漏区图形，采用带胶离子注入方法进行N型注入，使N型有源区掺杂浓度达到1?5X10lscm3，形成低掺杂的漏区301，去除光刻胶。
[0045]4、P型沟槽形成，如图2d所示。
[0046]4.1在该SS0I衬底上形成第二保护层利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2?5nm的二氧化硅(Si02)层，第二层为厚度在10?30nm的氮化娃(Si3N4)层。
[0047]4.2光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅(Si3N4)层，形成P区图形，干法刻蚀，形成宽30?60nm，深7?20nm的沟槽401。
[0048]5、形成高掺杂N型薄层，如图2e所示。
[0049]5.1离子注入
采用倾斜离子注入的方法对P区沟槽401侧壁进行N+注入，形成N型薄层掺杂区501，该薄层掺杂区为横向厚度为2~5 nm，掺杂浓度为0.1?2X 102°cm 3的掺杂区域。
[0050]5.2杂质激活
在氮气(N2)气氛中进行快速热退火，退火温度为800?950°C，退火0.5?1分钟，使离子注入的杂质激活、并且推进漏区及N型薄层中的杂质。
[0051]6、形成高掺杂源区，如图2f所示。
[0052]6.1沟槽平整化处理；
衬底氧化，使深槽内壁形成0.1?lnm厚度的氧化层，刻蚀槽内氧化层，使槽内壁光滑。
[0053]6.2选择性外延形成P型源区；
利用低压化学气相淀积(LPCVD)工艺，在600°C至950°C的温度，利用选择性单晶硅外延生长方法进行选择性外延生长硅材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，形成该源区601。
[0054]该步骤也可选择其他CVD工艺(诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合)。
[0055]基于硅的前气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3Hs)或其他基于硅的前气体或它们的组合。并使用诸如HCL的刻蚀气体来控制Si暴露区和介质表面之间的选择性生长。
[0056]原位掺杂使用诸如乙硼烷(B2H6)的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
[0057]6.3平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化娃(Si02)层和氮化硅(Si3N4)层，使表面平整。
[0058]7、前栅图形形成，如图2g所示。
[0059]7.1高K材料层701淀积；
利用金属有机物化学气相淀积(Metal Organic Chemical Vapour Deposit1n,M0CVD)，在500°C到700°C下，在衬底表面淀积一层高介电常数材料，厚度为3?5nm。
[0060]高介电常数材料可以是HfS1、HfAlO等。
[0061 ] 该步骤也可选择其他淀积工艺(诸如物理气相沉积PVD、原子层淀积ALD等)。
[0062]7.2金属栅材料702淀积；
在衬底表面淀积金属栅材料，厚度约为5nm。
[0063]金属栅材料可以是TiN、TaN、HfN、WNx等 7.3光刻及刻蚀； 光刻形成前栅图形，利用选择性刻蚀去除表面部分高K材料和金属栅材料，形成前栅图形。
[0064]8、背栅图形形成，如图2h所示。
[0065]8.1金属栅材料801淀积；
在衬底背面派射一层金属，如A1，厚度为5nm。
[0066]8.2光刻及刻蚀；
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形。
[0067]9、引线形成，如图2i所示。
[0068]9.1在表面形成Si02;
利用CVD的方法，在表面淀积二氧化硅(Si02)层。
[0069]9.2光刻引线孔；
在源区、漏区、前栅区、背栅区光刻Si02形成引线孔。
[0070]9.3形成引线；
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，形成源区引线901、漏区引线902、前栅引线903和背栅引线904，最终形成具有突变隧穿结的PNIN型SSOI TFETo
[0071]可以理解的是，如果制作具有突变隧穿结的NPIP型SSOI TFET，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换，N型薄层的掺杂类型变为P型即可实现。
[0072]实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的结构示意图，本发明的具有突变隧穿结的PNIN/NPIP SSOI TFET包括顶层应变Si层、埋氧层、底层Si层、栅介质层、前栅、背栅、高掺杂源区、低掺杂漏区和N型/P型薄层。
[0073]具体地，SS0I衬底采用智能剥离技术制备，应变诱发层SiGe层的Ge组份优选0.4，应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，应变Si层的厚度优选10?20nm，该厚度小于Ge组分为0.4时应变Si的临界厚度，掺杂浓度小于1017cm 3。
[0074]具体地，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如Hf02、HfS1、HfS1N、HfTaO、HfT1或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al203、La203、Zr02或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合。
[0075]具体地，前栅位于栅介质层的上层，背栅位于SS0I衬底底层Si层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势皇区宽度。
[0076]具体地，低掺杂漏区和高