掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5X 10lscm 3，高掺杂源区的掺杂浓度优选2X 102°cm 3。
[0077]具体地，N型/P型薄层的掺杂浓度在lX1019cm3至2X102°cm3之间，优选2X 1020cm 3，厚度在2 nm至5nm之间，优选5nm。
[0078]具体地，顶层应变Si层的掺杂浓度在lX1014cm3至lX1017cm3之间。
[0079]通过上述实施例的阐述，本发明的有益效果是:
第一、采用智能剥离技术制备SS0I衬底，可通过应变诱发层SiGe层的Ge组份精确控制应变Si层应变度，且SSOI衬底中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以进一步提高，有助于进一步减小Si材料的禁带宽度，提高Si材料的隧穿几率，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
[0080]第二、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制TFET器件的双极效应。
[0081]第三、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
[0082]第四、其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，提高隧穿结处的隧穿几率。另外，也可有效降低工艺难度；
第五、在P或N区槽中淀积硅材料形成源区时，采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区。
[0083]第六、具有突变隧穿结的PNIN/PIPN型SSOI TFET包括前栅和背栅，前栅位于栅介质层的上层，背栅位于SS0I衬底底层硅的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势皇区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
[0084]第七、绝缘层上顶层应变Si层厚度优选10?20nm，该厚度有效提高前栅与背栅对TFET器件隧穿结处势皇宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
[0085]第八、栅介质层优选高K介质，可提高前栅对隧穿结处势皇宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
[0086]第九、漏区掺杂浓度为5X 10lscm 3，该掺杂浓度可有效抑制TFET器件的双极性效应，降低亚阈电流以及保证电学接触。
[0087]第十、源区掺杂浓度为2X 102°cm 3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
[0088]第九、N型/P型薄层的掺杂浓度在1 X 1019cm 3至2X 10 20cm 3之间，优选2X 1020cm 3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
[0089]与现有的TFET器件相比，本发明提供的具有PNIN/NPIP型SSOI TFET及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，有望在低功耗领域得到采用，有较高的实用价值。
[0090]综上所述，本文中应用了具体个例对本发明具有PNIN/NPIP型SSOI TFET及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
【主权项】
1.一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法，其特征在于，包括步骤: (a)制备SSOI衬底; (b)在所述SSOI衬底上采用干法刻蚀工艺形成浅沟槽隔离； (c)在所述SS0I衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行离子注入形成漏区； (d)在所述SS0I衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽； (e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同； (f)在所述源区沟槽内淀积硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度； (g)在所述SS0I衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SS0I衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅； (h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。2.如权利要求1所述的制备方法，其特征在于，步骤(a)包括: (al)在一 Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；(a2)向所述应变Si层表面注入一定剂量的Η离子，并与表面包括氧化层的另一 Si基片进行键合，剥离处理后，在所述另一 Si基片上依次包括所述氧化层、所述应变Si层及所述弛豫SiGe层； (a3)去除所述另一 Si基片上的所述弛豫SiGe层及部分应变Si层形成所述SS0I衬底。3.如权利要求1所述的制备方法，其特征在于，步骤(c)包括: (cl)利用光刻工艺在所述SSOI衬底的顶层应变Si表面的所述指定漏区位置处光刻形成所述漏区图形； (c2)利用带胶离子注入方法在所述指定漏区位置处注入离子以形成所述漏区； (c3)去除光刻胶。4.如权利要求1所述的制备方法，其特征在于，步骤(d)包括: (dl)在所述SS0I衬底的顶层应变Si表面形成保护层； (d2)利用光刻工艺在所述保护层上形成隔离区图形； (d3)利用干法刻蚀工艺刻蚀所述保护层及所述顶层应变Si以形成所述源区沟槽。5.如权利要求1所述的制备方法，其特征在于，步骤(e)包括: (el)采用倾斜离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同； (e2)利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。6.如权利要求1所述的制备方法，其特征在于，步骤(g)包括: (gl)对所述源区沟槽进行平整化处理； (g2)在所述源区沟槽内在选择性外延生长所述硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂，以形成所述源区。7.如权利要求1所述的制备方法，其特征在于，步骤(g)包括: (fl)利用化学气相淀积方法在所述SSOI衬底的顶层应变Si表面淀积高K材料层，作为所述栅介质层； (f2)利用化学气相淀积方法在所述栅介质层表面淀积多晶Si材料层，作为所述前栅极层； (f3)利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅； (f4)利用化学气相淀积方法在所述SSOI衬底的底层Si表面淀积金属层，作为所述背栅极层； (f5)利用干法刻蚀工艺刻蚀所述背栅极层形成背栅。8.如权利要求1所述的制备方法，其特征在于，所述栅介质层为給基材料、Al203、La203、Zr02S LaAlO中的任意一种。9.一种具有突变隧穿结的PNIN/NPIP型SSOI TFET，其特征在于，是由如权利要求1_8任一项所述的方法制得。
【专利摘要】本发明涉及一种具有突变隧穿结的PNIN/NPIP型SSOI？TFET及制备方法，该制备方法包括：制备SSOI衬底；形成浅沟槽隔离；光刻形成漏区图形，带胶离子注入形成漏区；干法刻蚀形成源区沟槽；采用离子注入工艺向源区沟槽的侧壁倾斜一定角度注入离子，在源区沟槽内淀积Si材料并进行原位掺杂形成源区；在衬底上表面形成栅介质层和前栅极层，刻蚀形成前栅，在衬底下表面形成背栅极层，刻蚀形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源/漏、前/背栅引线。本发明可有效的提高TFET的驱动电流并降低其亚阈斜率。
【IPC分类】H01L29/66, H01L21/762, H01L29/739
【公开号】CN105244375
【申请号】CN201510556101
【发明人】李妤晨, 徐大庆, 秦学斌
【申请人】西安科技大学
【公开日】2016年1月13日
【申请日】2015年9月2日